Herstellung und Charakterisierung von vertikalen Pillar-Tunnel-Transistoren für eine neue Generation
Zusammenfassung der Projektergebnisse
Seit fünf Jahrzehnten ist das Mooresche Gesetz, das eine stetige Verkleinerung der Metall-Oxid-Feldeffekt-Transistoren (MOSFETs) postuliert, Grundlage für das Wachstum der Halbleiterindustrie. Die aktuelle Generation von MOSFETs hat Gatelängen von 14 nm. Einer weiteren Verkleinerung der Bauelemente sind technologische und physikalische Grenzen gesetzt, es wird intensiv an alternativen Bauelementen geforscht. Tunnel-Feldeffekttransistoren (TFETs), die auf quantenmechanischen Tunnelvorgängen basieren, sind aussichtsreiche Kandidaten dafür, MOSFETs im Energieverbrauch bei vergleichbarer Leistung zu unterbieten. Der Subthreshold Swing von TFETs ist nicht an die für MOSFETs fundamentale Grenze von 60 mV/Dek. gebunden, in TFETs könnten also prinzipiell höhere Schaltgeschwindigkeiten erreicht werden. Allerdings gelang es bislang nicht, einen TFET herzustellen, der den MOSFET hinsichtlich der Schaltgeschwindigkeit übertrifft und gleichzeitig alle industriellen Anforderungen an die Höhe der On- und Off-Ströme des Bauelements erfüllt, wie sie z. B. in der International Technology Roadmap for Semiconductors (ITRS) dargelegt sind. Ziel des Projektes war es, ausgewählte Geometrie- und Materialvariationen an vertikalen Gruppe-IV-Heterostruktur-TFETs hinsichtlich der Verbesserung der Leistungsfähigkeit von TFETs zu untersuchen. Die grundlegende Fragestellung ist, ob TFETs hergestellt werden können, die leistungsfähiger als MOSFETs sind. Innerhalb des Projektes wurde ein Prozess entwickelt, um vertikale Gruppe-IV-Heterostruktur-TFETs mit einem Mesa-Durchmesser im Sub-100-nm-Bereich und mit einer Surrounding-Gate-Elektrode herzustellen. Unter Verwendung dieses Prozesses wurden schwerpunktmäßig Ge- und GeSn- Heterostruktur-p-Kanal-TFETs untersucht. Ge und GeSn sind aufgrund der hohen Ladungsträgerbeweglichkeiten ideale Kandidaten für p-Kanal TFETs. In GeSn ist zudem die Bandlücke gegenüber Ge reduziert, daher kann eine Steigerung der On-Ströme in GeSn-TFETs erwartet werden. Unsere Ergebnisse demonstrieren zum einen, dass in Ge- und GeSn-TFETs prinzipiell Off-Ströme realisiert werden können, die den Anforderungen der ITRS entsprechen, zum anderen, dass auch On-Ströme gemessen werden können, die wiederum von den Anforderungen der ITRS nur noch um einen Faktor 3-4 entfernt sind. Unsere Ergebnisse zeigen insbesondere, dass der Einsatz von GeSn als Material mit niedriger Bandlücke ein vielversprechender Ansatz ist, On-Ströme in Gruppe-IV-Heterostruktur-TFETs zu steigern. Weitere Untersuchungen müssen jedoch unternommen werden, um das Schaltverhalten dieser TFETs zu verbessern und Off-Ströme zu senken, um alle Anforderungen hinsichtlich der Leistungsfähigkeit zu erfüllen.
Projektbezogene Publikationen (Auswahl)
- "Vertical Ge and GeSn Heterojunction Gate-All-Around Tunneling Field Effect Transistors", Solid State Electron. 110, 59-64 (2015)
J. Schulze, A. Blech, A. Datta, I. A. Fischer, D. Hähnel, S. Naasz, E. Rolseth und E.-M. Tropper
- "Si Tunneling Field Effect Transistor with Tunnelling In-Line with the Gate Field", International Silicon-Germanium Technology and Device Meeting (ISTDM) 2012, 1–2 (2012)
I. A. Fischer, D. Hahnel, H. Isemann, A. Kottantharayil, G. Murali, M. Oehme und J. Schulze
(Siehe online unter https://doi.org/10.1109/ISTDM.2012.6222411) - "Silicon Tunneling Field-Effect Transistors With Tunneling in Line With the Gate Field", IEEE Electron Device Letters, 34, 2, 154-156 (2013)
I. A. Fischer, A.S.M. Bakibillah, M. Golve, D. Hähnel, H. Isemann, A. Kottantharayil, M. Oehme und J. Schulze
(Siehe online unter https://doi.org/10.1109/LED.2012.2228250) - "Tuning the Ge(Sn) Tunneling FET: Influence of Drain Doping, Short Channel and Sn Content", IEEE Trans. Electron Dev. 62, 36 (2014)
D. Hähnel, I. A. Fischer, A. Hornung, A.-C. Köllner und J. Schulze
(Siehe online unter https://doi.org/10.1109/TED.2014.2371065) - "Vertical Ge heterojunction gate-all-around Tunneling Field Effect Transistors with Ge0.92Sn0.08-Layers at the tunneling junction", International Silicon-Germanium Technology and Device Meeting (ISTDM) 2014, 165–166 (2014)
J. Schulze, A. Blech, I. A. Fischer, D. Hahnel, S. Naasz und E. M. Tropper
(Siehe online unter https://doi.org/10.1109/ISTDM.2014.6874652) - “Device performance tuning of Ge gate-all-around tunneling field effect transistors by means of GeSn: Potential and challenges”, IEEE 2017 40th International Convention on Information and Communication Technology, Electronics and Microelectronics (MIPRO). Date Added to IEEE Xplore: 13 July 2017
E. Rolseth, A. Blech, I. A. Fischer, Y. Hashad, R. Koerner, K. Kostecki, A. Kruglov, V.S. Senthil Srinivasan, M. Weiser, T. Wendav, K. Busch und J. Schulze
(Siehe online unter https://dx.doi.org/10.23919/MIPRO.2017.7973391)
