FAST - Zuverlässigkeitsbewertung durch Faster-than-at-Speed Test
Zusammenfassung der Projektergebnisse
Strukturgrößen im Nanometerbereich erlauben heute die Integration hochkomplexer Systeme auf einem Chip, deren Qualitätssicherung eine ganz besondere Herausforderung darstellt. Insbesondere sogenannte „schwache Schaltungsstrukturen“, die zu kostspieligen Frühausfällen führen können, sind im Fertigungstest häufig noch nicht zu erkennen und von tolerierbaren Variationen des Schaltungsverhaltens schwer zu unterscheiden. Traditionelle „Burn-in Tests“ versuchen, durch zusätzlichen Stress solche Frühausfälle bereits beim Test zu provozieren, sind aber sehr aufwendig und kostenintensiv in der Durchführung. Im Projekt „Zuverlässigkeitsbewertung durch Faster-than-at-Speed Test“ (FAST) wurden Teststrategien und -infrastruktur entwickelt, um schwache Schaltungsstrukturen bereits im normalen Fertigungstest zu erkennen und eine kontinuierliche Überwachung während des gesamten Lebenszyklus zu unterstützten. Von besonderer Bedeutung sind solche Teststrategien beim Einsatz innovativer FinFET-Technologien für hochzuverlässige und sicherheitskritische Anwendungen etwa im Automobilbereich, bei autonomen Systemen oder in der Kommunikationstechnik. Ausgangspunkt sind nichtfunktionale Indikatoren, und hier vor allem das Zeitverhalten. Allerdings erschweren die subtilen Defektmechanismen der FinFET-Technologie die Unterscheidung „kritischer“ Defekte von gutartigen Parametervariation. Es wurde umfassend gezeigt, dass ein Test auf kleine Verzögerungsfehler bei variierender Betriebsspannung und -frequenz zusammen mit entsprechenden Analysetechniken aus dem Maschinellen Lernen die notwendige Trennschärfe erreicht. Im Fokus der weiteren Arbeiten standen sogenannte „versteckte“ kleine Verzögerungsfehler, die sich nur an den Ausgängen kurzer Pfade beobachten lassen und einen Hochgeschwindigkeitstest erfordern. Diese haben individuelle Erkennbarkeitsbereiche, und es genügt nicht, den Test mit einer sehr hohen Frequenz durchzuführen. Um eine hohe Fehlererfassung mit möglichst wenigen Testfrequenzen zu erreichen, wurden Algorithmen zur optimalen Frequenzauswahl entwickelt. Da bei hohen Testfrequenzen die Ausgänge langer Pfade zum Beobachtungszeitpunkt häufig noch nicht eingeschwungen sind, treten mit steigender Frequenz vermehrt unbekannte Werte („X-Werte“) auf. Die entwickelten Verfahren zur Testmustererzeugung und die entstandene Selbsttestarchitektur berücksichtigen dies in mehrfacher Hinsicht. Ein SAT-basierter Algorithmus zur Testerzeugung arbeitet mit vorgegebenen Beobachtungszeitpunkten und ermöglicht die Minimierung von X-Werten. Für die Validierung der Tests wurden leistungsfähige GPU-Simulatoren auf Gatter- und auf Schaltungsebene entwickelt. Durch die hervorragende Ausnutzung der Parallelität in GPUs lässt sich damit auch die statistische Analyse einer Vielzahl von Instanzen bei Parametervariationen effizient durchführen und Maschinelles Lernen zur Fehlererkennung und -klassifizierung einsetzen. Für die Kompaktierung der Testantworten im Selbsttest wurde ein räumlicher Kompaktierer mit einem Signaturregister kombiniert, das eine gewisse Zahl von X-Werten kompensieren kann („X- Canceling“), bevor eine Zwischensignatur abgespeichert werden muss. Der adaptive räumliche Kompaktor, der sich einfach an veränderte X-Raten anpassen lässt und bei der Kompaktierung gleichzeitig die X-Rate reduziert, unterstützt die Beschränkung des Speicheraufwands. Zur Ergänzung dieser grundlegenden Selbsttestausstattung wurden programmierbare Monitore zur Überwachung des Zeitverhaltens im Betrieb entwickelt, die auch im Selbsttest genutzt werden können. Für den Test auf Systemebene wurden entsprechende Verfahren für Verbindungsleitungen entwickelt, die drohende Zuverlässigkeitsprobleme durch Elektromigration anzeigen können.
Projektbezogene Publikationen (Auswahl)
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A Hybrid Space Compactor for Adaptive X-Handling. 2019 IEEE International Test Conference (ITC), 1-8. IEEE.
Urf Maaz, Mohammad; Sprenger, Alexander & Hellebrand, Sybille
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Built-In Test for Hidden Delay Faults. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 38(10), 1956-1968.
Kampmann, Matthias; Kochte, Michael A.; Liu, Chang; Schneider, Eric; Hellebrand, Sybille & Wunderlich, Hans-Joachim
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Divide and Compact — Stochastic Space Compaction for Faster-than-at-Speed Test. Journal of Circuits, Systems and Computers, 28(supp01), 1940001.
Sprenger, Alexander & Hellebrand, Sybille
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Dynamic Multi-Frequency Test Method for Hidden Interconnect Defects. 2020 IEEE 38th VLSI Test Symposium (VTS), 1-6. IEEE.
Sadeghi-Kohan, Somayeh & Hellebrand, Sybille
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GPU-accelerated Time Simulation of Systems with Adaptive Voltage and Frequency Scaling. 2020 Design, Automation & Test in Europe Conference & Exhibition (DATE), 879-884. IEEE.
Schneider, Eric & Wunderlich, Hans-Joachim
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Logic Fault Diagnosis of Hidden Delay Defects. 2020 IEEE International Test Conference (ITC), 1-10. IEEE.
Holst, Stefan; Kampmann, Matthias; Sprenger, Alexander; Reimer, Jan Dennis; Hellebrand, Sybille; Wunderlich, Hans-Joachim & Wen, Xiaoqing
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Using Programmable Delay Monitors for Wear-Out and Early Life Failure Prediction. 2020 Design, Automation & Test in Europe Conference & Exhibition (DATE), 804-809. IEEE.
Liu, Chang; Schneider, Eric & Wunderlich, Hans-Joachim
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Stress-Aware Periodic Test of Interconnects. Journal of Electronic Testing, 37(5-6), 715-728.
Sadeghi-Kohan, Somayeh; Hellebrand, Sybille & Wunderlich, Hans-Joachim
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On Extracting Reliability Information from Speed Binning. 2022 IEEE European Test Symposium (ETS), 1-4. IEEE.
Paria, Najafi-Haghi Zahra; Klemme, Florian; Amrouch, Hussam & Wunderlich, Hans-Joachim
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Identifying Resistive Open Defects in Embedded Cells under Variations. Journal of Electronic Testing.
Najafi-Haghi, Zahra Paria & Wunderlich, Hans-Joachim
