Design-Verschleierung mit sequenziellem Timing gegen Reverse-Engineering

• Antragsteller: Privatdozent Dr.-Ing. Bing Li; Professor Dr.-Ing. Ulf Schlichtmann; Professor Dr.-Ing. Georg Sigl
• Fachliche Zuordnung: Elektronische Halbleiter, Bauelemente und Schaltungen, Integrierte Systeme, Sensorik, Theoretische Elektrotechnik
• Förderung: Förderung seit 2024
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 530539871

Integrierte Schaltungen werden in vielen sicherheitskritischen Systemen eingesetzt, z.B. für autonomes Fahren. Aus Sicherheitsgründen ebenso wie aus wirtschaftlichen Gründen ist es daher wichtig, dass Entwurfsdaten integrierter Schaltungen gut vor Reverse Engineering geschützt werden. Beim Reverse Engineering werden authentische Chips vom Markt gekauft und entschichtet, um Logikgatter und Flip-flops sowie ihre Verbindungen zu erkennen. Die resultierende Netzliste ermöglicht es dann, das ursprüngliche Design erneut zu synthetisieren und damit zu fälschen sowie Trojaner in die gefälschten Chips einzuschleusen. Bisher bekannte Schutzmaßnahmen gegen Reverse-Engineering (z.B. logisches Sperren oder Gatterverschleierung) werden jedoch immer wieder z.B. durch SAT-Angriffe ausgehebelt. Deshalb sind neue Ansätze erforderlich, um die Sicherheit der Schaltungsnetzlisten zu verstärken. In diesem Projekt schlagen wir dafür Netzlistenverschleierung auf sequenzieller Ebene vor. Damit entkräften wir die grundlegende Annahme des Reverse-Engineerings, dass eine Netzliste die vollständigen funktionalen Informationen eines Designs enthält. Um diese sequenzielle Netzlistenverschleierung zu realisieren, entfernen wir einerseits ausgewählte Flip-Flops aus der ursprünglichen Schaltung, um Wave-Pipelining-Pfade zu realisieren. Andererseits fügen wir zusätzliche kombinatorische Komponenten in die Schaltung ein, welche für Reverse-Engineering wie Flip-Flops aussehen, um Angreifern das Erkennen von Einzelzykluspfaden zu erschweren. Folglich entsprechen die beim Reverse-Engineering erkannten Flip-Flops nicht mehr der eigentlichen Signalsynchronisation der Schaltung. Darüber hinaus untersuchen wir Verzögerungsverschleierung der kombinatorischen Pfade in der Schaltung, um zu verhindern, dass die tatsächliche Signalsynchronisation erkannt wird. Weiterhin wird auch der Schutz der Zustandsautomaten mit eingebetteten Timing-Informationen erforscht, um Reverse-Engineering und Probing-Angriffen entgegenzuwirken. Die vorgeschlagenen Techniken lassen sich mit bestehenden Verfahren für Gatterverschleierung einfach kombinieren und Ihre Wirksamkeit wird mithilfe von Angriffen auf SAT und maschinellem Lernen bewertet.

• DFG-Verfahren: Sachbeihilfen
• Internationaler Bezug: China (Hongkong)
• Kooperationspartner: Professor Dr. Bei Yu