Schaltungselemente mit Nanometer-Geometrien in allen Raumrichtungen

• Antragsteller: Professor Dr.-Ing. John Thomas Horstmann
• Fachliche Zuordnung: Elektronische Halbleiter, Bauelemente und Schaltungen, Integrierte Systeme, Sensorik, Theoretische Elektrotechnik
• Förderung: Förderung von 2003 bis 2005
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 5381002

Im Vorhaben soll ein bestehendes Depositions- und Rückätzverfahren zur Fertigung von MOS-Transistoren mit einer Kanallänge im Sub-100 nm-Bereich so erweitert werden, dass sich zusätzlich die Kanalweite mit diesem speziellen Strukturierungsverfahren definieren lässt. Auf diese Weise können MOS-Transistoren gefertigt werden, bei denen sämtliche Abmessungen, also die Kanalweite, die Kanallänge und die Tiefe aller Strukturen und Dotierungen, im Sub-100 nm-Bereich liegen. Da bei Transistoren mit einer Kanallänge im Sub-100 nm-Bereich und einer Kanalweite im Mikrometer-Bereich bei Temperaturen unterhalb von 20 K bereits Kennlinien mit negativem differentiellen Widerstand (NDR) beobachtet werden konnten und ein Anwachsen dieses Effektes zu kleineren Kanalweiten hin beobachtet werden konnte, ist zu erwarten, dass dieser Effekt bei Transistoren mit deutlich skalierter Weite so stark ausgeprägt ist, das eine sinnvolle Nutzung - eventuell sogar bei Raumtemperatur - möglich erscheint. Außerdem sollen die mit abnehmender Kanalfläche immer bedeutsamer werdenden statistischen Fluktuationen der elektrischen Transistorparameter für Transistoren mit diesen extrem kleinen Kanalflächen von bis hinab zu 50 nm² eingehend untersucht werden.

• DFG-Verfahren: Sachbeihilfen
• Beteiligte Person: Professor Dr.-Ing. Karl Goser