Development and synthesis of an adaptive multi-grain reconfigurable hardware architecture for dynamical function patterns

• Applicant: Professor Dr.-Ing. Jürgen Becker
• Subject Area: Computer Architecture, Embedded and Massively Parallel Systems
• Term: from 2003 to 2012
• Project identifier: Deutsche Forschungsgemeinschaft (DFG) - Project number 5408844

Stark wachsende Systemkomplexitäten und immer kürzer werdende Markteinführungsphasen erfordern zum einen die Höchstintegration der Funktionalitäten möglichst auf einem Chip (System-on-Chip, SoC), und zum anderen eine möglichst hohe Adaptivität der Integrationslösung. Dieses Forschungsvorhaben zielt auf die Entwicklung, Implementierung und Synthese (CMOS-Standardzellentechnologie) einer neuartigen dynamisch rekonfigurierbaren und multigranularen Rechnerarchitektur, die hardwarerealisiert adaptierbar ist. Ein Schwerpunkt liegt im dynamischen Ablauf von Applikationen mit Operationen unterschiedlicher Granularitäten, wie sie in vielen Algorithmen mit jeweils unterschiedlicher Gewichtung vorkommen. Dabei soll eine neue flexible Realisierungsmethodik untersucht werden, die Operationen zur Laufzeit und optimiert auswählen kann. Die physikalischen Kommunikationsverbindungen sollen auf dieser multigranularen Array-Architektur erst nach der Konfiguration adaptiv belegt werden, so dass zum Zeitpunkt des Anwendungsentwurfs feste Abbildungstopologien und genaue Signalverläufe der Funktionsmuster nicht bekannt sein müssen. Während dynamischer Rekonfigurationsvorgänge und bestimmten Betriebssituationen werden Freigaben und Belegungen von Resourcen (inkl. Kommunikationspfade) hardwareunterstützt automatisiert durchgeführt, so dass keine statisch vorab generierten Konfigurationscodes notwendig sind. Für ausgewählte Anwendungsszenarien sollen passende Architekturvarianten mit jeweils ausreichend Hardwareresourcen und Kommunikationsbandbreiten identifiziert und klassifiziert werden.

• DFG Programme: Priority Programmes
• Subproject of: SPP 1148: Reconfigurable Computing Systems