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Institution

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Universität Siegen
Department Elektrotechnik und Informatik
Research Group Digital Integrated Systems

Adresse Hölderlinstraße 3
57068 Siegen
Deutschland

57068 Siegen

Projekte

Sachbeihilfen
- laufende Projekte
  - Design-Verschleierung mit sequenziellem Timing gegen Reverse-Engineering
    (Antragsteller Li, Bing ; Schlichtmann, Ulf ; Sigl, Georg )
  - Effiziente und präzise Timing-Analyse integrierter Schaltungen mit Methoden des maschinellen Lernens
    (Antragsteller Schlichtmann, Ulf )
  - Erforschung effizienter und robuster optischer Beschleuniger für neuronale Netze
    (Antragsteller Schlichtmann, Ulf )
  - Verbesserung der Zuverlässigkeit und Robustheit von RRAM-basiertem neuromorphen Computing
    (Antragstellerinnen / Antragsteller Schlichtmann, Ulf ; Zhang, Li )

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