Hochvolttransistoren mit STI in einem 250 Nanometer CMOS-Prozess
Final Report Abstract
In diesem Projekt wurden neuartige HVNMOS und HVPMOS in einem modernen Standard CMOS Prozess (0,25 µm) mit Shallow Trench Isolation (STI) entwickelt. Die Herauforderungen bestanden darin, dass in einem so feinen Prozess die Dotierungen der Wannen hoch sind, wodurch die Sperrfähigkeit leidet. Des Weiteren ist das Gateoxid sehr dünn, so dass die Feldstärke unter dem Gateoxid hoch ist, was zu einer Drift der Schwellenspannung und anderer wichtigen Transistorparameter führt. Durch die Erfahrungen mit dem ersten Testchip lernten wir, dass mit einem zweidimensionalen Device-Konzept die Durchbruchspannung BV kaum erhöht werden kann. Dies liegt vor allem an der hohen Konzentration der Wanne an der Siliziumoberfläche. Mit Teststrukturen konnte der Prozess für die Prozesssimulation kalibriert werden. Neuartige Transistorstrukturen wurden entworfen. Drei Maßnahmen wurden ergriffen: 1) p-Well retraction; 2) charge compensation (RESURF) in der dritten Dimension; 3) dielektrisches RESURF mit STI. Diese Methoden sind dreidimensionaler Natur und wurden mit aufwendigen 3D-TCAD-Simulationen analysiert. Insgesamt wurden drei Testchips entworfen, die jeweils ein großes Feld von Testtransistoren mit Kombination der kritischen Layout-Dimensionierungen enthalten. Sie beinhalteten Testdevices für 2D-Strukturen, 3D-HVNMOS und 3D-HVPMOS. Die dreidimensional ausgelegten HV-Transistoren weisen erheblich höhere Sperrfähigkeiten als die 2D-Extended Drain Transistoren auf, die als Stand der Technik gelten. Der neuartige HVNMOS hat eine Durchbruchspannung von 40 V und der HVPMOS von 52 V, während der Stand der Technik für NMOS und PMOS jeweils nur 18 V erreichte. Hier erweist sich die Methode p-Well retraction als besonders hilfreich. Die neue HV-Struktur ist auch robust gegen Maskendejustage. Die Durchlasseigenschaften entsprechen dem Stand der Technik. Der Widerstand der HVNMOS beträgt 196 mΩmm2, der der HVPMOS 648 mΩmm2. Hier wird der Vorteil des geringen Kanalwiderstands und der hohen Wannendotierungen von einem Deep Submicron Prozess von der geringeren Flächennutzung aufgrund der 3D-Strukturen kompensiert. Diese HV-Transistoren besitzen geringe Ausgangsleitwerte, so dass hochqualitative analoge Schaltungen mit HV-Ein- und Ausgang realisiert werden können. Die HV-Transistoren wurden gezielt darauf hin entworfen, dass der Durchbruch nicht an der Oberfläche, sondern in der Tiefe stattfindet. Mit der durch die drei Methoden ausgedehnten Raumladungszone ist das Problem mit der vertikalen Feldstärke gerade an dem dünnen Gateoxid stark reduziert. Die gefürchtete Drift der Schwellenspannung während der Hot Carrier Tests ist ausgeblieben. Die Zunahme des Durchlasswiderstands hängt von der angelegten Spannung ab. Bei einer Spannung von 30 V ist eine ausreichende Lebensdauer erreicht. Der NBTI Test, der für Deep Submicron PMOS kritisch ist, wurde problemlos bestanden, was daran liegt, dass nur ein 0,25 µm Prozess eingesetzt wurde. Es konnte gezeigt werden, dass HV-Transistoren in einem Prozess mit STI und dünnem Gateoxid realisierbar sind. Kein drittes Gateoxid, wie es bei vielen großen Foundries verwendet wird und den Prozess deutlich verteurert, ist erforderlich. Damit wurden die technischen Ziele des Projekts voll erfüllt. Die ursprünglich 2D-Ansatz wurde auf eine 3D-Methode erweitert. Die 3D-Methoden zur Erhöhung der Durchbruchspannung, die in diesem Projekt entwickelt wurden und sich bewährt haben, taugen sehr gut für weitere modernere Prozesse wie 0,18 µm, 0.13 µm etc., da hierdurch die Dotierungen und die Strukturen feiner gestaltet werden können. So sollen in einer weiteren Forschungsarbeit mit Industriepartnern diese neuartigen HV-Transistoren auf noch moderneren Prozessen implementiert werden. Mit den Ergebnissen wird es möglich, dass SOCs (System on a Chip) mit hoher Logikkomplexität, analoger Präzision und HV-Treiberfähigkeit realisiert werden, mit den vielen bekannten Vorteilen. Neue Konzepte für viele innovative Systemlösungen werden ermöglicht. Zu erwähnen sind u.a. Treiber für OLED und LCD Displays, Power Management und Industrieelektronik.
Publications
- Smart-Power-Bauelemente. Leistungselektronische Bauelemente, Herausgeber Dierk Schröder, Springer Verlag 2006, ISBN: 978-3-540-28728-5
Ch. Xu
- Low Power Design Methoden für VLSI CMOS Digitalschaltungen. Dissertation, Lehrstuhl für Mikroelektronik, Universität des Saarlandes, 2007
Christoph Hitzelberger
- „Design and Characterization of STI Compatible High-voltage NMOS and PMOS Devices in Standard CMOS Process“. ESSDERC (European Solid-State Device Research Conference), Munich, September 2007
X. Han, Ch. Xu
- „The hot carrier and NBTI reliability of a novel STI-based high-voltage PMOS device (>40V)“. IEEE Integrated Reliablity Workshop, South Lake Tahoe, USA, October 2009
M. Fu, Ch. Xu
