Matrix Vektor Multiplikation mit schwach besetzten Matrizen basierend auf Netzwerken-auf-dem-Chip

• Antragsteller: Professor Dr.-Ing. Jürgen Götze
• Fachliche Zuordnung: Elektronische Halbleiter, Bauelemente und Schaltungen, Integrierte Systeme, Sensorik, Theoretische Elektrotechnik
• Förderung: Förderung von 2010 bis 2015
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 175451621

Schwach besetzte Matrizen finden in vielen wissenschaftlichen und technischen Gebieten ihre Anwendung. Zur Lösung der entsprechenden Probleme, z.B. Lösung schwach besetzter linearer Gleichungssysteme oder Eigenwertprobleme) werden iterative Methoden (Jacobi method, conjugate gradient method, Lanczos method) verwendet. Da diese iterativen Lösungsmethoden auf der Matrix Vektor Multiplikation mit schwach besetzten Matrizen (SMVM) beruhen, wurden verschiedene Wege vorgestellt um die SMVM sowohl auf allgemeinen Prozessorarchitekturen als auch auf parallelen Hardwarearchitekturen zu beschleunigen. Allerdings hängen alle diese Ansätze sehr stark von der Struktur der Besetzung der schwach besetzten Matrix ab. In diesem Forschungsantrag soll untersucht werden, wie durch die Verwendung von Netzwerken-auf-dem- Chip (NoC) auch mit allgemeinen Besetzungsstrukturen der schwach besetzten Matrizen umgegangen werden kann. NoC Architekturen wurden vorgeschlagen, um die traditionellen Bus basierten Verbindungen auf einem Chip durch packetvermittelte Verbindungsstrukturen zu ersetzen, so dass die Datenpackete (Vektorelemente, Matrixelmente) frei auf der parallelen Hardware Architektur verteilt werden können. Hier gibt es eine Vielzahl von Netzwerktopologien und Verteilungsstrategien, um diesen Transport zu realisieren. In diesem Forschungsantrag sollen NoC Architekturen verwendet werden, um die im höchsten Maße unregelmäßigen Kommunikationsstrukturen der parallelen SMVM zu realisieren. Das zu entwickelnde SMVM-NoC soll den chip-internen packet-basierten Datenverkehr realisieren, der bei der Ausführung einer SMVM auf parallelen Architekturen erforderlich ist. Im Grunde wird dadurch gewährleistet, dass das SMVM-NoC in der Lage ist unabhängig von der Besetzungsstruktur der Matrix die SMVM zu realisieren. Trotzdem sind verschiedene Kombinationen von Netzwerk Topologien, Routing Algorithmen, Blockierungs-Vermeidungsmethoden und Architekturen mehr oder weniger gut für bestimmte Strukturen geeignet. Der Zusammen dieser charakteristischen Eigenschaften des NoC mit den Besetzungsstrukturen der schwach besetzten Matrizen soll ebenfalls untersucht werden. Für die Realisierung der iterativen Methoden gilt es ferner das SMVM-NoC in den Algorithmus (jeder Iterationsschritt erfordert eine SMVM) zu intergrieren, so dass die Lösung von bestimmten Problemstellungen (z.B. Finite Elemente Methode) mit dem vorgestellten Konzept demonstriert werden kann. Das vorgestellte Konzept soll mit FPGA Prototypen und als ASIC mit der TMSC 45nm Bibliothek realisiert werden.

• DFG-Verfahren: Sachbeihilfen
• Internationaler Bezug: Taiwan
• Beteiligte Person: Professor Shanq-Jang Ruan