Invasive NoCs & Speicherhierarchien für Laufzeitadaptive Mehrprozessor-Systeme (B05)

Erforscht wird die Skalierbarkeit der invasiven Vielkernarchitektur, um mögliche Beschränkungen hinsichtlich wachsender Anforderungen an die Kommunikationsinfrastruktur und die Speicherzugriffe zu überwinden. Hierfür soll die On-Chip-Kommunikation hin zu einer flexiblen und adaptiv hierarchischen Architektur entwickelt werden. Die gesamte Speicherhierarchie wird zudem in Richtung Near-Memory Computing inkl. Datenmigration in Distributed-Shared-Speicherhierarchien erweitert. Ein wichtiges Ziel ist die Wahrung der Garantien hinsichtlich nichtfunktionaler Eigenschaften auch zur Laufzeit.

DFG-Verfahren Transregios

Teilprojekt zu TRR 89:  Invasives Rechnen

Antragstellende Institution Friedrich-Alexander-Universität Erlangen-Nürnberg

Teilprojektleiter Professor Dr.-Ing. Jürgen Becker; Professor Dr. Andreas Herkersdorf; Professor Dr.-Ing. Jürgen Teich, bis 6/2018