Entwurfsverfahren für digitale Logik mit Optimierung für Zuverlässigkeit und Lebensdauer
Zusammenfassung der Projektergebnisse
Hochintegrierte Schaltungen auf der Basis von Halbleiter-Bauelementen mit Strukturgrößen von 100 nm sind seit ca. 2010 die Basis von Rechnern, Informations- und Kommunikations-Systemen, aber zunehmend auch von komplexer Bausteinen für die Steuerung und Regelung in Fahrzeugen und in industriellen Fertigungssystemen. Heute (2017) snd minimale Strukturgrößen unter 20 nm Standard in Mikroprozessoren und SoCs (Systems on Chip) für Smart Phones geworden. Zunächst wurden Verfahren für die Selbstreparatur zur optimalen Nutzung zu Architekturen erweitert, bei denen vorhandene Redundanz wahlweise sowohl für den on-line-Test mit nachfolgender Fehlerkorrektur als auch für die off-line ablaufende Reparaturfunktion genutzt werden kann. Redundante Bausteine, welche der Implementierung von Funktionen der Fehlererkennung, der Fehlerkorrektur und der Selbstreparatur dienen, können selbst auch fehlerhaft und deshalb sogar zum „single point of failure“ in realen Systemen werden. Ziel des hier durchgeführten Projekts war deshalb die Entwicklung und Implementierung einer Methodik, welche für spezifische Erweiterungen von digitalen Schaltungen und Baugruppen die Auswirkungen auf Zuverlässigkeit und Lebensdauer abschätzen kann. Dies hat einen realen technologischen Hintergrund, da durch Mechanismen wie die „negative bias thermal instability“ (NBTI) auch Baugruppen, die im „aktiven Wartestand“ sind, von Verschleiß- und Alterungsmechanismen erfasst werden. Die technische Entwicklung etwa der letzten 5 Jahre wird zunehmend von der Notwendigkeit getrieben, Bausteine und Baugruppen möglichst mit Optimierung auf die minimal mögliche Verlustleistung zu entwickeln. Deshalb wurde die Anwendbarkeit von Reparatur-Verfahren in der realen Welt auch eine Analyse der mit Erweiterungen für Fehlertoleranz und Selbstreparatur verbundenen zusätzlichen Verlustleitung entwickelt und eingeführt. Mit dieser kombinierten Analyse ergibt sich ein hoher Neuheitswert der Ergebnisse gegenüber dem publizierten Stand der Technik einerseits und dem Stand kommerzieller Werkzeuge andererseits. Die durchgeführten Arbeiten ergeben erstmals die Möglichkeit, für digitale Baugruppen die Erweiterungen für Zuverlässigkeit und Fehlertoleranz in ihren Auswirkungen abzuschätzen. Diese Abschätzung ist insbesondere bezüglich alters- und Stress-bedingter Ausfälle wertvoll und anwendbar, erfasst aber nicht alle Einflussgrößen. Schaltungsteile können je nach Nutzungsprofil und Intensität der Nutzung mehr oder weniger schnell altern und verschleißen. Einen Hinweis darauf liefert die Analyse der Verlustleistung für Teilbaugruppen. Andererseits sind unterschiedliche Schaltungstypen wiederum mehr oder weniger stabil gegen Stress-unabhängige Fehlertypen wie durch Strahlung versursachte „single event upsets“ oder „multiple even upsets“. Z. B. ist kombinatorische CMOS-Logik meistens stabiler als Flip-Flops oder SRAM-Zellen. Auch durch Kontakte mit möglichen Anwendern der entwickelten Verfahren gehen wir davon aus, dass eine weitere Entwicklung mit Berücksichtigung weiterer Verschleiß-relevanter Parameter einerseits und Empfindlichkeiten gegenüber transienten Fehlern andererseits auch für kommerzielle Werkzeuge des Schaltungs- und Systementwurfs interessant sein sollte. Es sollte damit besser als bisher möglich sein, Schaltungen und Baugruppen gezielt auf ein bestimmtes Maß an Zuverlässigkeit und Fehlertoleranz bei minimaler Verlustleistung hin zu entwickeln.
Projektbezogene Publikationen (Auswahl)
- "On Reliability Estimation for Combined Transient and Permanent Fault Handling", Proceedings of the 14th Biennial Baltic Electronics Conference (BEC2014), pp. 73-76, 2014
S. Scharoba, M. Schölzel, T. Koal, H.T. Vierhaus
(Siehe online unter https://doi.org/10.1109/BEC.2014.7320559) - “Combining Correction of Delay Faults and Transient Faults”, IEEE DDECS 2015, Belgrade, April 2015, ISBN 978-1-4799-6780-3, IEEE CS Press 2015
T. Koal, S. Scharoba, H. T. Vierhaus
(Siehe online unter https://doi.org/10.1109/DDECS.2015.23) - „Correcting Delay Faults and Transient Faults in Pipelines”, ITG-GI-GMM-Arbeitstagung “Zuverlässigkeit und Entwurf”, Siegen, 21.-23. September 2015, ISBN 978-3-8007-4071-0
S. Scharoba, T. Koal, H. T. Vierhaus
- "IDDD: An Interactive Dependability Driven Design Space Exploration", University Booth at 19th Design, Automation and Test in Europe Conference and Exhibition (DATE’16), Dresden, Germany, March 14-18 2016, ISBN 978-3-9815370-6-2
S. Scharoba, J. Lorenz, H. T. Vierhaus
- “An Interactive Design Space Exploration Tool for Dependable Integrated Circuits”, Proceedings EuroMicro Conference on Digital System Design (DSD), Limassol, Cyprus, Oct. 2016, ISBN 978-1-5090-2817-7
S. Scharoba, H. T. Vierhaus
(Siehe online unter https://doi.org/10.1109/DSD.2016.83) - "Fast power overhead prediction for hardware redundancy-based fault tolerance," 2017 IEEE 23rd International Symposium on On-Line Testing and Robust System Design (IOLTS), 2017, pp. 265-270
S. Scharoba, H. T. Vierhaus
(Siehe online unter https://doi.org/10.1109/IOLTS.2017.8046232) - „Towards an Interactive Dependability-Aware Design Space Exploration“, Proc. Annual DCPS Evaluation Workshop, Cottbus, Nov. 2017
Stefan Scharoba
