Dynamisch rekonfigurierbare Filter für die digitale Signalverarbeitung mit integrierten Schaltungen

• Antragsteller: Professor Dr.-Ing. Peter Zipf
• Fachliche Zuordnung: Rechnerarchitektur, eingebettete und massiv parallele Systeme
• Förderung: Förderung von 2014 bis 2018
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 250645438

Das geplante Projekt hat die Entwicklung von Optimierungsmethoden für Architekturen zur Realisierung dynamisch rekonfigurierbarer Filter für die digitale Signalverarbeitung zum Ziel. Dynamische Rekonfiguration ermöglicht es, die Eigenschaften von Filtern zur Laufzeit zu verändern. Solche spezielle Filter werden benötigt, um der steigenden Komplexität moderner Anwendungen im Bereich der Informations- und Kommunikationstechnik, sowie der Steuerungs- und Regelungstechnik gerecht zu werden. Durch die Möglichkeit der Anpassung an die Anforderungen zur Laufzeit, ist der Einsatz dynamisch rekonfigurierbarer Filter hierfür besonders effizient im Vergleich zu herkömmlichen digitalen Filtern. Neben der Komplexitätsbewältigung spielen die Senkung des benötigten Ressourcenbedarfs und des Energieverbrauchs eine wichtige Rolle. Diese Ziele können durch den Einsatz der hier behandelten rechnergestützten Optimierung dynamisch rekonfigurierbarer Filter für frei programmierbare Logik, d.h. Field Programmable Gate Arrays (FPGAs), z.B. über die damit verbundene Möglichkeit der mehrfachen Nutzung einzelner FPGA-Komponenten, erreicht werden. Hierbei soll sowohl die dynamische Rekonfiguration der Logik durch rekonfigurierbare Look-Up Tabellen als auch die dynamische Rekonfiguration der Verbindungsstruktur durch Multiplexer optimiert werden. Zum Vergleich soll die partielle Rekonfiguration (PR) in Xilinx FPGAs verwendet werden. Das Ziel ist bezüglich der Anforderungen Energieverbrauch, Kosten und Verarbeitungsgeschwindigkeit optimierte Implementierungen für dynamisch rekonfigurierbare Filter generieren zu können, die in zukünftigen Produkten der digitalen Signalverarbeitung zur Anwendung kommen und den jetzigen Stand der Technik erweitern. Die Lösungsansätze sollen dabei für FPGAs und daneben grundsätzlich auch für VLSI-Implementierungen anwendbar sein.

• DFG-Verfahren: Sachbeihilfen