Untersuchung von adaptiven Schnittstellen für Source-synchrone I/O Verbindungen mit hohen Bandbreiteanforderungen

• Antragsteller: Professor Dr.-Ing. Klaus Hofmann
• Fachliche Zuordnung: Elektronische Halbleiter, Bauelemente und Schaltungen, Integrierte Systeme, Sensorik, Theoretische Elektrotechnik
• Förderung: Förderung von 2015 bis 2019
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 269885131

Die Anforderungen an die Bandbreite für die drahtgebundene Übertragung digitaler Daten steigen mit zunehmender Datenmenge stetig weiter an, an eine Umkehr dieses Trends ist derzeit nicht zu denken. Daten werden, neben der Möglichkeit diese asynchron zu übertragen, derzeit entweder mit der Methode der Takt-Rückgewinnung (Clock-Data-Recovery, CDR) aus dem codierten Takt-Datensignal übertragen, oder aber durch separate Mitübertragung eines oder mehrerer Taktsignale. CDR erzielt für eine Datenleitung prinzipiell höhere Datenraten, erfordert jedoch auch hohen schaltungstechnischen Aufwand auf der Empfängerseite (notwendige Empfänger-PLL) und dadurch hohe Leistungsaufnahme. Source-synchrone Systeme werden üblicherweise für parallele Schnittstellen verwendet, weisen pro Datenleitung geringeren Durchsatz auf, stellen nur geringe Anforderungen an die Empfängerseite und können daher robuster ausgelegt werden. Aufgrund der parallelen Datenleitungen weist der Übertragungskanal zahlreiche Unzulänglichkeiten auf, die die Übertragungsgeschwindigkeiten limitieren, wie z.B. Übersprechen, ISI, Signalintegrität und insbesondere die zu justierende Phasenbeziehung zwischen Takt und Daten. Dennoch kann sich die parallele, source-synchrone Datenübertragung dem CDR-Verfahren als überlegen erweisen, da bei der Verwendung von vielen parallelen Kanälen die Datenrate linear ansteigt, der Schaltungs- und Systemaufwand und insbesondere die Leistungsaufnahme jedoch unter dem vieler CDR-Kanäle liegt. Mit diesem Forschungsprojekt sollen zahlreiche Verfahren kombiniert werden um die Datenrate eines source-synchronen Systems zu steigern (wie beispielsweise ein leistungsarmer digitaler Verzögerungsblock, adaptive Algorithmen für Kanalanpassung (Equalization), hybride I/O-Kalibrierungsalgorithmen für einfache und differentielle Treiber, Datencodierung speziell für einfache Ausgänge und insbesondere die Kombination der einzelnen Verfahren). Aufgrund der Vorarbeiten auf der System- und Schaltungsebene erwarten wir eine erhebliche Verbesserung der Leistungseffizienz von source-synchronen Systemen bis 1mW/Gbps oder besser, benötigen jedoch weitere Untersuchungen und insbesondere den Beweis durch Inbetriebnahme und Analyse eines Silizium-Demonstrators. Insgesamt sollen mit diesem Forschungsvorhaben die prinzipiellen Grenzen der source-synchronen Datenübertragung ausgelotet werden. Die Ergebnisse können in zahlreiche Anwendungen einfliessen, von on-Chip-Datenübertragung, Chip-Leiterplatte-Chip Verbindungen bis hin zu flexiblen, kabelbasierten Verbindungen.

• DFG-Verfahren: Sachbeihilfen