Schnellste Digital-Analog-Umsetzer mit geringer Verlustleistung in FDSOI-CMOS-Technologie für die ultrabreitbandige Datenübertragung
Zusammenfassung der Projektergebnisse
In optischen Übertagungsnetzwerken wird die Datenrate aus Kostengründen vorzugsweise durch die Erhöhung der Symbolrate bzw. Kanalbandbreite auf einem optischen Wellenlängenkanal sowie durch die Steigerung der spektralen Effizienz mittels mehrstufiger kohärenter Modulationsverfahren gesteigert. Der Flaschenhals dieser Systeme sind weniger die optischen Komponenten, sondern vielmehr die elektronischen Schaltungen, und hier nicht zuletzt die Datenumsetzer, die zusammen mit komplexen digitalen Signalprozessoren auf einem Chip in fortgeschrittenen CMOS-Technologien umgesetzt werden. Auch in den aufkommenden Mobil- und Drahtlosnetzwerken im Trägerfrequenzbereich über 100 GHz (z.B. 6G) werden die Übertragungskanäle immer breiter. Digital-Analog-Umsetzer mit sehr hoher Umsetzungsrate und sehr hoher Ausgangsbandbreite, welche eine ausreichende effektive Auflösung und eine moderate Verlustleistung aufweisen, sind daher Schlüsselkomponenten für die weitere Steigerung der Übertragungsraten in den lokalen und weltweiten Datennetzen. Im Zentrum dieses Vorhabens stand daher die Umsetzung eines sehr schnellen D/A-Umsetzers in FDSOI- CMOS-Technologie mit Hilfe zweier neuer Schaltungstopologien: 1. Zwei D/A-Umsetzer-Ausgangsstufen mit bis zu 64 GS/s, welche mit statischen CMOS-Invertern und Serienwiderständen als Einheitsquellen implementiert sind, statt klassischerweise mit Stromquellen und Stromschaltern. Ein Vorteil dieser Schaltungstopologie ist der Betrieb mit der niedrigen nominalen Versorgungsspannung der statischen CMOS-Logik, im Fall der verwendeten 28 nm CMOS-Technologie sind das 0,9 bis 1,0 V. 2. Die Zeitverschachtelung zweier der unter 1. beschriebenen CMOS-Umsetzerkerne mit einem aktiven, sogenannten analogen 2-zu-1 Multiplexer. Dieser besteht aus zwei linearisierten Transkonduktanzstufen mit darüber angeordneten Stromschaltern, ähnlich zweier Gilbertzellen, die auf einem gemeinsamen Ausgang arbeiten. Zur Demonstration der oben beschriebenen D/A-Umsetzertopologie wurde ein kompletter Arbiträrsignal- Generator-IC mit einem Symbolspeicher von 256 kS à 8 bit in zwei Entwurfsiterationen mit einer Full-Custom- Entwurfsmethodik entworfen, hergestellt und charakterisiert. Entstanden ist ein äußerst komplexer und voll funktionsfähiger anwendungsspezifischer Hochgeschwindigkeits-IC mit mehr als 14 Mio MOSFETs. Der in diesem Vorhaben angestrebte D/A-Umsetzer sollte laut Antrag Symbolraten von bis zu 64 GBd unterstützen, was einer nutzbaren analogen Nyquist-Bandbreite von 32 GHz am Ausgang entspricht. In den bisher durchgeführten Messungen (Stand 21.03.2022) wurden Symbolraten von bis zu 80 GBd mit 4-stufiger Pulsamplitudenmodulation (PAM4) erreicht, was einer Bitrate von 160 Gbit/s in einer Nyquist-Signalbandbreite von 40 GHz entspricht. Der im Projekt entstandene Umsetzer übertrifft bezüglich Baud- und Datenrate die Ziele des Projekts und auch alle bisher veröffentlichten CMOS-Umsetzer, bis auf einen Umsetzer von Intel, mit welchem 112 GBd PAM4 / 224 Gbit/s demonstriert wurden. Dieser Umsetzer ist allerdings in einer weiter fortgeschrittenen 10 nm-Technologie umgesetzt und verwendet eine vier- statt zweifache Zeitverschachtelung. Des Weiteren wurde dort eine hoch entwickelte Flip-Chip-Aufbautechnik eingesetzt, welche sehr hohe Ausgangsbandbreiten ermöglicht. Die im Rahmen des Projekts zur Verfügung stehende Aufbautechnik basierend auf Golddrahtbonden ist jener Technologie deutlich unterlegen, da die Ausgangsbandbreite durch die Bondinduktivitäten stark limitiert wird. Bezüglich der maximalen Umsetzungsrate wurden in den bisherigen Messungen 100 GS/s erreicht. Allerdings wurde die Funktionalität des Taktpfades bereits bis 57 GHz nachgewiesen, was einer Umsetzungsrate von 114 GS/s entspricht. Der Bereich über 100 GS/s wird in weiteren künftigen Hochtast-Messungen erkundet werden. Mit diesem Projekt konnte also demonstriert werden, dass die oben beschriebenen zentralen Schaltungstopologien geeignet sind, CMOS-Umsetzer mit Leistungsdaten zu realisieren, die im verwendeten CMOS-Technologieknoten klar über den Stand der Technik hinausgehen. Eine weitere Erkenntnis aus dem Projekt ist, dass für die beste Ausgangssignalqualität bei der vorgeschlagenen Architektur alle schnellen Takte ein Tastverhältnis von exakt 50% aufweisen sollten. Bei einer weiteren, ggf. kommerziellen Umsetzung des Umsetzers würden diese Takt-Tastverhältnisse durch zusätzliche Regelkreise auf ihren Sollwert von 50% eingeregelt. Für eine künftige weitere Steigerung der Umsetzungsrate auf 160…200 GS/s würde sich eine Architektur mit den oben beschriebenen Komponenten und einer vierfachen Zeitverschachtelung mit einem analogen 4-zu-1 Multiplexer anbieten.
Projektbezogene Publikationen (Auswahl)
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„A Differential 19 Channel 64 Gbit/s 16:1 Multiplexer Including a Clock Network in a 28 nm CMOS Fully-Depleted Silicon-on-Insulator Technology“, in Kleinheubacher Tagung, U.R.S.I. Landesausschuss in der Bundesrepublik Deutschland e.V, Miltenberg, Germany, 2017, S. KH2017-Di-D1-02
D. Widmann, M. Grözing und M. Berroth
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„Speicher mit 1 Tbit/s Lesedurchsatz für einen sehr schnellen Arbiträrsignalgenerator in einer 28 nm FDSOI-CMOS-Technologie“, in Kleinheubacher Tagung, U.R.S.I. Landesausschuss in der Bundesrepublik Deutschland e.V, Miltenberg, Germany, 2017, S. KH2017-Di-D1-01
T. Veigel, S. Brandl und M. Grözing
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„High-Speed Serializer for a 64 GS s-1 Digital-to-Analog Converter in a 28 nm Fully-Depleted Silicon-on-Insulator CMOS Technology“, Advances in Radio Science, Bd. 16, S. 99-108, 2018
D. Widmann, M. Gözing und M. Berroth
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„Multi-Phase Clock Path Circuit up to 57 GHz Including 5 bit Programmable Phase Interpolators for Time-Interleaved Broadband Data Converters in a 28 nm FD- SOI CMOS Technology”, European Microwave Integrated Circuits Conference (EuMIC) 2021
D. Widmann, T. Tannert, X.-Q. Du, M. Grözing und M. Berroth
