Technologiegerechte asymmetrische 3D-Verbindungsarchitekturen: Entwurfsstrategien- und methoden
Zusammenfassung der Projektergebnisse
Das Ziel dieses Projekts war die Entwicklung von Architekturvorlagen und Entwurfsmethoden für 3D-Verbindungsarchitekturen, welche an die Besonderheiten technologieasymmetrischer 3D System-on-Chips (3D SoCs) angepasst sind. Durch Ausnutzung der spezifischen technologischen Eigenschaften einzelner Chipebenen in heterogenen 3D SoCs konnten zwei bedeutende Innovationen erzielt werden: Einerseits wurden bestehende Ansätze für heterogene und hybride 2D-Verbindungsarchitekturen neu bewertet und signifikant erweitert. Andererseits wurden neue Mechanismen zur Beschreibung der Interaktionen zwischen Komponenten mit räumlich verteilter Mikroarchitektur entwickelt, auf deren Basis die unterschiedlichen technologischen Eigenschaften heterogener Chipebenen optimal ausgenutzt werden können. Die Kombination dieser Aspekte mündete in der Entwicklung technologiegerechter asymmetrischer 3D-Verbindungsarchitekturen (TA-3D-IAs), welche verteilte Verbindungskomponenten zwischen den Chipebenen, eine spezialisierte Kommunikationsinfrastruktur pro Chipebene sowie spezialisierte Verbindungen zwischen den Chipebenen unter Verwendung von Through-Silicion Vias (TSVs) umfassen. Mit diesem Projekt haben wir einen umfassenden Ansatz für die Modellierung und Optimierung von Verbindungsarchitekturen in 3D SoCs auf allen Abstraktionsebenen entwickelt, der speziell auf die Herausforderungen und Möglichkeiten eingeht, die sich durch heterogenes Stacking ergeben. Dadurch werden die wichtigsten Qualitätskennzahlen verbessert: Durchsatz, Energie- und Flächenbedarf sowie Ausbeute in der Chipfertigung. Insbesondere leisten wir folgende konkrete Beiträge zum Stand der Technik: 1. Neue Modellierungs- und Optimierungstechniken unter Berücksichtigung von technologischen und systemweiten Aspekten, Hardware-Architekturen und Werkzeuge für den physikalischen Entwurf. 2. Abstrakte, aber dennoch physikalisch präzise Modelle für den Energiebedarf und die Leistung von TSV-basierten 3D-Verbindungen zur Optimierung und Bewertung von Verbindungsarchitekturen für 3D-SoCs. 3. Eine breite Palette von generischen, sofort einsetzbaren Optimierungstechniken, die den Stromverbrauch, die Leistung und die Ausbeute von TSV-basierten Verbindungsarchitekturen signifikant verbessern und dabei die Besonderheiten heterogener 3D Integration ausnutzen. 4. Neuartige Architekturen für 3D Network on a Chip (3D NoC) unter Ausnutzung der Besonderheiten heterogener Integration, die eine höhere Netzwerkleistung bei geringerem Energie- und Flächenbedarf ermöglichen. 5. Ein Open-Source NoC-Simulator und Optimierungswerkzeug für heterogene SoC-Architekturen. Die Ergebnisse bestätigen unsere Hypothese, dass die bestehenden Verbindungsarchitekturen - und insbesondere die bestehenden NoCs - die inhärente technologische Asymmetrie in heterogenen 3D- SoCs nicht vollständig ausnutzen. Wir haben gezeigt, dass die zusätzlichen Freiheitsgrade beim Systemdesign, die sich aus den spezifischen Eigenschaften der einzelnen Technologieebenen ergeben, einen signifikanten Einfluss auf die Möglichkeiten zur Verbesserung der Leistung sowie des Energie-, und Flächenbedarfs in 3D-Architekturen haben.
Projektbezogene Publikationen (Auswahl)
- “High-Level Energy Estimation for Submicrometric TSV Arrays”. In: IEEE Trans. on VLSI Systems 25.10 (Oct. 2017), pp. 2856–2866
L. Bamberg and A. Garcia-Ortiz
(Siehe online unter https://doi.org/10.1109/TVLSI.2017.2713601) - “Coding Approach for Low-Power 3D Interconnects”. In: 2018 55th IEEE Design Automation Conference (DAC). 2018, pp. 1–6
L. Bamberg, R. Schmidt, and A. Garcia-Ortiz
(Siehe online unter https://doi.org/10.1109/DAC.2018.8465767) - “Edge effects on the TSV array capacitances and their performance influence”. In: Integration 61 (2018), pp. 1–10
L. Bamberg, A. Najafi, and A. García-Ortiz
(Siehe online unter https://doi.org/10.1016/j.vlsi.2017.10.003) - “Coding-Based Low-Power Through-Silicon-Via Redundancy Schemes for Heterogeneous 3-D SoCs”. In: IEEE Trans. on VLSI Systems 27.10 (2019), pp. 2317–2330
L. Bamberg and A. Garcia-Ortiz
(Siehe online unter https://doi.org/10.1109/TVLSI.2019.2923633) - “NoCs in Heterogeneous 3D SoCs: Co-Design of Routing Strategies and Microarchitectures”. In: IEEE Access 7 (2019), pp. 135145–135163
J. M. Joseph, L. Bamberg, D. Ermel, B. R. Perjikolaei, A. Drewes, A. García-Ortiz, and T. Pionteck
(Siehe online unter https://doi.org/10.1109/ACCESS.2019.2942129) - “Simulation environment for link energy estimation in networks-on-chip with virtual channels”. In: Integration 68 (2019), pp. 147 –156
J. M. Joseph, L. Bamberg, I. Hajjar, R. Schmidt, T. Pionteck, and A. García-Ortiz
(Siehe online unter https://doi.org/10.1016/j.vlsi.2019.05.005) - “Bridging the Frequency Gap in Heterogeneous 3D SoCs through Technology-Specific NoC Router Architectures”. In: ASP-DAC. IEEE. 2021
J. M. Joseph, L. Bamberg, J. Geonhwa, Ruei-Ting Chien, Rainer Leupers, Alberto García-Oritz, Tushar Krishna, and Thilo Pionteck
(Siehe online unter https://doi.org/10.1145/3394885.3431421) - “Ratatoskr: An Open-Source Framework for In-Depth Power, Performance, and Area Analysis and Optimization in 3D NoCs”. In: ACM Trans. Model. Comput. Simul. 32.1 (Sept. 2021)
Jan Moritz Joseph, Lennart Bamberg, Imad Hajjar, Behnam Razi Perjikolaei, Alberto García-Ortiz, and Thilo Pionteck
(Siehe online unter https://doi.org/10.1145/3472754)
