Turbo-Entzerrer für faseroptische Übertragungssysteme

• Antragsteller: Professor Dr.-Ing. Joachim Speidel
• Fachliche Zuordnung: Elektronische Halbleiter, Bauelemente und Schaltungen, Integrierte Systeme, Sensorik, Theoretische Elektrotechnik
• Förderung: Förderung von 2007 bis 2011
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 34589616

In diesem Vorhaben soll ein elektrischer iterativer Empfänger für faseroptische EinkanalÜbertragungssysteme mit Bitraten bis ca. 20 Gbit/s untersucht werden. Die Intersymbolinterferenz, hervorgerufen durch Polarisationsmoden- und chromatische Dispersion der Einmoden-Glasfaser, führt schon nach wenigen Kilometern Faserlänge zu einem geschlossenen Augenmuster. Durch den Einsatz optischer Verstärker treten starke Rauschstörungen hinzu. Um aus dem Empfangssignal die gesendeten Symbole zu gewinnen, sind leistungsfähige Entzerrungs- und Decodierverfahren erforderlich. Iterative Empfänger werden in neuen Mobilfunk- und elektrischen Übertragungssystemen intensiv diskutiert, da sie eine hohe Leistungsfähigkeit versprechen und Bitraten bis dicht an die Shannon-Grenze erlauben. Im vorliegenden Projekt soll er Einsatz iterativer Empfänger, die aus der Kombination von Soft-Output-Entzerrer und LDPC-Decoder nach dem Turboprinzip bestehen, für den Hochgeschwindigkeitsbereich der optischen Übertragungssysteme erschlossen werden. Nicht nur die sehr hohe Bitrate, sondern auch das nicht-gaußsche elektrische Rauschen, die nicht kohärente Demodulation, die quadratische Nichtlinearität der Photodiode und die Art der faseroptischen Verzerrungen stellen ingenieurwissenschaftliche Herausforderungen dar, die sich vom Mobilfunk und anderen elektrischen Übertragungssystemen unterscheiden. Im Bewilligungszeitraum wurden ein verfeinertes Kanalmodell für die Simulation der Bitfehlerhäufigkeit erstellt und geeignete Soft-Output-Entzerrer-Algorithmen untersucht. Ferner wurden LDPC-Codes entworfen, die im Hinblick auf die hohe Bitrate optischer Systeme einen mäßigen Codier-Overhead von 5-15% besitzen. Ihre Leistungsfähigkeit in iterativen Empfängern wurde klar nachgewiesen. Erste Ansätze zur Realisierung der Empfänger liegen vor. Dabei zeigte sich, dass der Schlüssel für die angestrebten hohen Bitraten in einer Hardware-Architektur mit starker Parallelstruktur liegt. Im 3. Jahr sollen diese realisierungsnahen Untersuchungen weiter vertieft und zum Abschluss gebracht werden.

• DFG-Verfahren: Sachbeihilfen