Integrierte Memristor-Basierte Rechner-Architekturen (IMBRA)
Zusammenfassung der Projektergebnisse
Das Projekt „IMBRA – Integrierte Memristor-basierte Rechnerarchitekturen“ verfolgte die Zielsetzung, das Rechnen mit Memristoren (Memristive Computing), in diesem Falle konkret am Beispiel der für das Projekt verfügbaren ReRAM-Technologe des IHP, voranzubringen. Während bis zum Projektstart die aus der Literatur bekannten Lösungen zumeist die prinzipielle Machbarkeit einzelner Boolescher Operatoren wie AND, OR, etc. im Blickfeld hatten, wollte das Projekt IMBRA mit dem Entwurf von Addierern und deren angestrebter prototypischer Realisierung sowohl konzeptionell als auch technologisch einen Schritt weitergehen. Eine wichtige qualitative Schwerpunktsetzung betraf das Ausnutzen der Multibit-Eigenschaft von ReRAMs zum Aufbau übertragsfreier und ternäre Operanden verarbeitende Addierer, was herkömmliche Speichertechnik prinzipiell nicht so effizient wie ReRAMs leisten kann. Zur Umsetzung der Ziele forschte IMBRA auf drei Feldern: (i) auf der Bauteileebene wurden fundamentale Basisschaltungen für das Auslesen und Beschreiben von Multibit-ReRAMs erstmalig in IHP-Technologie entwickelt und als Chip in 130nm Technologie realisiert. (ii) Ferner wurden auf der Schaltungsebene unterschiedlich geeignete Schaltkreise für die Auswertung der ternären Operanden nahe am Speicher (In-memory Computing) entworfen und durch Simulation verifiziert, um damit durch Ausnutzung von ReRAM-Technik zukünftige Energieeffizientere arithmetische Schaltungen als gegenwärtig, zu erhalten. (iii) In einem weitergehenden Schritt auf der Architekturebene wurde genau untersucht, wie ein zukünftiger auf ternären Datenpfaden arbeitender Prozessor, im konkreten Falle auf Basis des offenen RISC-V Befehlssatzes, aussehen muss, damit man das Potential der ReRAMs für Multibit-Speicherung und übertragsfreier Arithmetik allgemein für die Rechentechnik ausschöpfen kann. Hinsichtlich der erreichten Ergebnisse und deren Nachhaltigkeit ergibt sich Folgendes. (i) auf der Bauteileebene hat IMBRA wichtige Erkenntnisse für die ReRAM-Technologie am Technologiestandort Deutschland gewonnen, speziell für das Auslesen und Schreiben von Multibit-Zuständen betreffend. (ii) Wird diese Technologie weiterentwickelt und verbessert, so sind nun Schaltkreise und Verarbeitungskonzepte durch IMBRA vorhanden, die an das Auslesen von ReRAMs anschließen, und Energie-effizienteren Addierer ermöglichen. In einem weiteren Schritt müssen diese in IMBRA per Simulation überprüften Lösungen nun in Chips realisiert und erprobt werden. Funktionieren die Schritte (i) und (ii) liegt mit (iii) ein Bauplan vor, wie dies gewinnbringend in einer zukünftigen kompletten Prozessorarchitektur genutzt werden kann.
Projektbezogene Publikationen (Auswahl)
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A Modeling Methodology for Resistive RAM Based on Stanford-PKU Model With Extended Multilevel Capability. IEEE Transactions on Nanotechnology, 18(2019), 647-656.
Reuben, John; Fey, Dietmar & Wenger, Christian
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A Time-based Sensing Scheme for Multi-level Cell (MLC) Resistive RAM. 2019 IEEE Nordic Circuits and Systems Conference (NORCAS): NORCHIP and International Symposium of System-on-Chip (SoC), 1-6. IEEE.
Reuben, John & Fey, Dietmar
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“Optimizing Multi-State Reliability in ReRAM Arrays Using an Automated Device Selection Method”, Memrisys-Workshop, Dresden 2019
Peschel, J.; Knödtel, J.; Perez, E.; Reichenbach, M.; Wenger, C. & Fey, D.
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Direct state transfer in MLC based memristive ReRAM devices for ternary computing. 2020 European Conference on Circuit Theory and Design (ECCTD), 1-5. IEEE.
Fey, Dietmar & Reuben, John
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Incorporating Variability of Resistive RAM in Circuit Simulations Using the Stanford–PKU Model. IEEE Transactions on Nanotechnology, 19(2020), 508-518.
Reuben, John; Biglari, Mehrdad & Fey, Dietmar
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A Versatile, Voltage-Pulse Based Read and Programming Circuit for Multi-Level RRAM Cells. Electronics, 10(5), 530.
Pechmann, Stefan; Mai, Timo; Völkel, Matthias; Mahadevaiah, Mamathamba K.; Perez, Eduardo; Perez-Bosch, Quesada Emilio; Reichenbach, Marc; Wenger, Christian & Hagelauer, Amelie
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Carry-free Addition in Resistive RAM Array: n-bit Addition in 22 Memory Cycles. 2021 IEEE Computer Society Annual Symposium on VLSI (ISVLSI), 157-163. IEEE.
Reuben, John & Fey, Dietmar
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RISC-V3: A RISC-V Compatible CPU With a Data Path Based on Redundant Number Systems. IEEE Access, 9(2021), 43684-43700.
Reichenbach, Marc; Knodtel, Johannes; Rachuj, Sebastian & Fey, Dietmar
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Simulating large neural networks embedding MLC RRAM as weight storage considering device variations. 2021 IEEE 12th Latin America Symposium on Circuits and System (LASCAS), 1-4. IEEE.
Fritscher, Markus; Knödtel, Johannes; Reiser, Daniel; Mallah, Maen; Pechmann, Stefan; Fey, Dietmar & Reichenbach, Marc
