Intrinsisch Lineare Inkrementelle Sigma-Delta Umsetzer - iLIDS

• Antragsteller: Professor Dr.-Ing. Maurits Ortmanns
• Fachliche Zuordnung: Elektronische Halbleiter, Bauelemente und Schaltungen, Integrierte Systeme, Sensorik, Theoretische Elektrotechnik
• Förderung: Förderung seit 2018
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 390567189

Inkrementelle Sigma-Delta Analog-Digital-Wandler (I-SD ADC) vereinen die Vorteile zweier Welten. Sie beruhen auf Überabtastung und Quantisierungsrauschformung und bieten gleichzeitig echte Nyquist-Rate Performanz. Dies wird durch einen periodischen Reset von I-SD ADC erreicht.Während I-SD-ADC in der Vergangenheit für sehr hohe Auflösungen, aber sehr niedrige Geschwindigkeiten eingesetzt wurden, sind in jüngster Zeit Wandler mit höherer Bandbreite basiedend auf der energieeffizienteren zeitkontinuierlichen (CT) Implementierung gezeigt worden. Um noch höhere Bandbreiten zu erreichen, ist eine interne Multibit-Quantisierung erforderlich. Die Multibit-Quantisierung ermöglicht gleichzeitig eine höhere Stabilität des Sigma-Delta Modulators, erlaubt eine aggressivere Skalierung des Schleifenfilters, eine höhere maximal stabile Amplitude (MSA) und geringere dynamische Anforderungen an die Verstärker. Sie hat jedoch den enormen Nachteil von hoher Nichtlinearität im Digital-Analog-Wandler (DAC), der die Rückkopplung realisiert. In einer ersten Projektphase haben wir eine Architektur, den I-SMASH, vorgeschlagen, die einen Multibit-Betrieb ermöglicht und gleichzeitig weitgehend unempfindlich gegenüber der Nichtlinearität des DAC ist, indem der Betrieb dynamisch rekonfiguriert wird. Außerdem wurde der Einsatz von FIR-DACs eingeführt und Intersymbolinterferenz (ISI) analysiert. Eine prototypische Implementierung konnte prominent veröffentlicht werden. Allerdings besteht bisher der Nachteil, dass Stabilität, MSA, sowie Jitter und ISI Empfindlichkeit in der ersten, Phase im 1-bit Betrieb definiert werden, während nur die Quantisierungsrauschleistung in der zweiten Phase durch den Multibit-Betrieb vorteilhaft verbessert wird.Im vorliegenden Projektvorschlag wollen wir die Erkenntnisse der ersten Phase erweitern. Es soll ein intrinsisch linearer 5-Level-Switched-Capacitor (SC)-DAC eingesetzt werden, der unter dem Einfluss des CT-Loop-Filterbetriebs und der endlichen Bandbreite der Verstärker analysiert wird. Er wird modifiziert, um eine geringe Dynamik und eine geringe Empfindlichkeit gegenüber Jitter und ISI zu ermöglichen. Um dies zu erreichen, werden wir Varianten des SC-DAC verwenden: Zeitverschachtelung, um mehr Pegel zu erreichen, Current Starving, um Spitzenströme zu reduzieren, FIR-DAC-Implementierung, um die Dynamik weiter zu reduzieren. Darüber hinaus wird das Projekt die frühere Arbeit durch den Einsatz einer rauschgekoppelten SAR-basierten internen Quantisierung erweitern, um eine Schleifenfilterung höherer Ordnung in beiden Stufen von I-SMASH zu ermöglichen. Schließlich wird das Konzept des Fractional Sequencings modifiziert, um es in dynamisch rekonfigurierten I-SD ADC zusammen mit COI-Rekonstruktionsfiltern einsetzen zu können. Fractional Sequencing, eine allgemeine Form des Choppings, wird es dabei ermöglichen, den Einfluss des niederfrequenten Rauschens zu reduzieren und den Offset zu eliminieren.

• DFG-Verfahren: Sachbeihilfen