0-X MASH als zeitkontinuierliche Pipeline ADC basierend auf zeitverschachtelten SAR

• Antragsteller: Professor Dr.-Ing. Maurits Ortmanns
• Fachliche Zuordnung: Elektronische Halbleiter, Bauelemente und Schaltungen, Integrierte Systeme, Sensorik, Theoretische Elektrotechnik
• Förderung: Förderung seit 2018
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 392004833

Zeitkontinuierliche (CT) Analog-Digital-Wandler (ADC) bieten große Vorteile in Bezug auf Geschwindigkeit, Ansteuerbarkeit und Leistungseffizienz. Eine vielversprechende Architektur ist der sogenannte CT-Pipeline-ADC, der als 0-X MASH Delta-Sigma-Modulator implementiert werden kann. Nach dem Stand der Technik wird die grob auflösende Quantisierungsstufe üblicherweise mit einem niedrig auflösenden Successive Approximation Register (SAR) ADCC realisiert, was zur Bildung eines Residuums dient, das eine Zwischenverstärkung (ISG) und danach einen fein auflösenden ADCF durchläuft; letzterer wird üblicherweise als CT DSM realisiert ist. Die niedrige Auflösung des ADCC führt zu einem größeren Residiuum, was wiederum das ISG einschränkt und damit höhere Anforderungen an den ADCF stellt. Außerdem hat der DACC, der zur Bildung des Residuums verwendet wird und vom ADCC gespeist wird, zwar eine geringe Auflösung, benötigt aber die volle Linearität des gesamten CT-Pipeline-ADC. Der Stand der Technik verwendet digitale Kalibrierung, deren Komplexität in den meisten Veröffentlichungen nicht bekannt gemacht wird. In der ersten Projektphase wurde die Möglichkeit untersucht, zeitverschachtelte Quantisierung (TI) mit Hilfe von TI-SAR zu nutzen, um 0-X MASH DSM ADC zu implementieren. Es wurde eine Lösung für einen intrinsisch linearen DACC gefunden, der mit einem digitalen DSM (DDSM) realisiert wird. Dadurch kann der grobe ADCC durch einen TI-SAR implementiert werden, dessen TI-Ausgang in einen einzigen linearen DACC eingespeist wird, wodurch jegliche TI-Nicht-Idealitäten vermieden werden. Ein neuartiger TI-SAR wurde in einem 22nm CMOS-Prozess implementiert. Weitere Untersuchungen wurden zum erforderlichen Allpassfilter für die Rückstandsbildung und zu den Anforderungen an die digitale Cancellation Logic durchgeführt. In der zweiten Projektphase soll das gefundene DDSM-basierte DACC in einer möglichst wenig komplexen Implementierung realisiert werden, um einen GHz-Betrieb zu ermöglichen. Die optimale Position des ISG wird untersucht und seine Abhängigkeit vom out-of-band Quantisierungsrauschen des DDSM analysiert. Wir streben eine vollständige Implementierung dieses neuartigen CT-Pipeline-ADCs an, der auf dem TI-SAR, dem innovativen DDSM-DACC, einem nachfolgenden DSM, und einer digitalen Löschlogik mit reduzierter Komplexität basiert.

• DFG-Verfahren: Sachbeihilfen