VerA: Vollautomatische Formale Verifikation Arithmetischer Schaltkreise

• Antragsteller: Professor Dr. Rolf Drechsler; Professor Dr.-Ing. Daniel Große; Professor Dr.-Ing. Christoph Scholl
• Fachliche Zuordnung: Rechnerarchitektur, eingebettete und massiv parallele Systeme
• Förderung: Förderung von 2020 bis 2024
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 436285168

Arithmetische Schaltkreise spielen heute eine wesentliche Rollein zahlreichen rechenintensiven Anwendungen (wie z.B. Signalverarbeitungund Kryptographie) sowie in künftigen KI-Architekturen (z.B. für MaschinellesLernen und Deep Learning). Es gibt eine Vielzahl von arithmetischen Schaltkreisen, die ein breites Spektrum abdecken von trigonometrischen Funktionen bis zum Wurzelziehen für Fließkommazahlen. Trotz dieser Diversität können fast alle dieser komplexen Operationen auf vier Grundoperationen zurückgeführt werden: Addition, Subtraktion, Multiplikation und Division. Um die gestellten Anforderungen hinsichtlich Geschwindigkeit, Leistungsverbrauch und Fläche der Entwürfe erfüllen zu können, sind eine Vielzahl von Architekturen vorgeschlagen worden. Diese Architekturen nutzen ausgefeilte Algorithmen, um verschiedene Implementierungsaspekte zu optimieren. Dadurch sind sie in der Regel stark parallelisiert und strukturell komplex, so dass es eine immense Herausforderung darstellt, die Korrektheit solcher Implementierungen arithmetischer Schaltungen zu gewährleisten.Im Projekt VerA schlagen wir eine voll automatisierte formale Methodik zurVerifikation vor, die weit über unvollständige simulationsbasierte Ansätzesowie halbautomatische Ansätze basierend auf Theorembeweisern hinaus geht, die nach wie vor den Stand der Technik bei der Verifikation arithmetischer Schaltkreise in der Industrie darstellen.Nur *formale* Verifikation ist in der Lage, strikte Korrektheitsgarantien fürarithmetische Schaltkreise zu liefern. *Vollautomatische* Verfahren werdenbenötigt, da sich der Entwurf von Schaltkreisen mit arithmetischen Komponenten heutzutage nicht mehr nur auf die größeren Prozessorhersteller beschränkt, sondern ebenso von vielen unterschiedlichen Anbietern eingebetteter Spezial-Hardware durchgeführt wird. Diese können sich häufig die Beschäftigung großer Teams spezialisierter Verifikationsingenieure nicht leisten, die in der Lage sind, halbautomatische Theorembeweise zu führen.Zusammenfassend ist festzustellen, dass der Bedarf für die vollautomatische formale Verifikation arithmetischer Schaltkreise in den letzten Jahren enorm gestiegen ist.In diesem Projekt legen wir unseren Hauptaugenmerk auf die größte Herausforderung bei der Verifikation arithmetischer Schaltungen, nämlich die Verifikation von Schaltungen, die komplexe und hochoptimierte industrielle Multiplizierer und Dividierer auf Gatterebene enthalten. Während diese Problemstellung schon lange Zeit offen ist, sind wir - ermutigt durchdie jüngsten Fortschritte bei der Verifikation basierend auf symbolischer Computeralgebra - der festen Überzeugung, dass aktuell der ideale Zeitpunkt ist, um das Problem anzugehen.

• DFG-Verfahren: Sachbeihilfen
• Internationaler Bezug: Österreich