Methodik, Algorithmen und Umgebung zum Verstehen von Hardware-Beschreibungen
Zusammenfassung der Projektergebnisse
Einen Entwurf eines digitalen Systems, mit dem man nicht vertraut ist, zu verstehen, ist mindestens so schwierig wie dessen Implementierung. Dies gilt insbesondere für Systeme, die in großen Projekten entwickelt werden, in denen keine einzelne Person alle Details kennt, existierende Komponenten mit schlechter oder veralteter Dokumentation wiederverwendet werden und die Teammitglieder regelmäßig wechseln. Designer versuchen dann, die innere Logik des Entwurfs zu verstehen, indem sie verschiedene Quellen nutzen – informelle Diskussionen mit Teammitgliedern, textuelle Informationen wie Dokumente für Anforderungen und Spezifikationen sowie die Überprüfung und Ausführung von Quellcode und Testfallen. In diesem Projekt wurde ein Software-Werkzeug entwickelt, das Designerinnen beim Verstehen des Quellcodes eines Systementwurfs auf der Register-Transfer-Ebene (RTL) unterstützt. Der Schwerpunkt lag auf Techniken und Algorithmen, die aus der Sicherheitsanalyse bekannt sind, und deren Anwendung für das Verständnis des Entwurfs, die Untersuchung der ersten Schritte in Richtung fortgeschrittener Benutzerschnittstellen, die Bereitstellung von Benchmarking-Fallen und das Open-Sourcing der resultierenden Implementierung. Das Werkzeug DuRTL ist nun in seiner ersten Version verfügbar. Darüber hinaus stehen die kürzlich drastisch gestiegenen Fähigkeiten von Large Language Models (LLMs) in direktem Zusammenhang mit dem Thema des Projekts, so dass erste Schritte zur Bewertung ihrer Fähigkeiten unternommen wurden.
Link zum Abschlussbericht
https://doi.org/10.15480/882.15188
Projektbezogene Publikationen (Auswahl)
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Design Understanding: Identifying Instruction Pipelines in Hardware Designs. 2022 11th International Conference on Modern Circuits and Systems Technologies (MOCAST), 1-6. IEEE.
Schammer, Lutz; Runge, Jan; Klimach, Paula & Fey, Goerschwin
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DuRTL – a tool for design understanding of RTL code, 2024.
Gianluca Martino, Lutz Schammer & Goerschwin Fey
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Evaluating the Performance of Large Language Models for Design Validation. 2024 IEEE 37th International System-on-Chip Conference (SOCC), 1-6. IEEE.
Rahman, Abdur & Fey, Goerschwin
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Usage Driven Relevance Analysis for IP Cores. 2024 IEEE 37th International System-on-Chip Conference (SOCC), 1-6. IEEE.
Schammer, Lutz; Martino, Gianluca & Fey, Goerschwin
