Analytische Plazierverfahren mit erweiterter Funktionalität

• Antragsteller: Professor Dr.-Ing. Kurt J. Antreich (†)
• Fachliche Zuordnung: Elektronische Halbleiter, Bauelemente und Schaltungen, Integrierte Systeme, Sensorik, Theoretische Elektrotechnik
• Förderung: Förderung von 1999 bis 2006
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 5183814

Automatische Entwurfsverfahren spielen bei der Herstellung integrierter Schaltungen eine immer wichtigere Rolle. Die Fortschritte in der Halbleitertechnologie ermöglichen die Herstellung feinerer Strukturen auf zunehmender Chipfläche. Der Miniaturisierungsprozeß bewirkt nicht nur eine Zunahme der Problemkomplexität, sondern er führt auch zu neuen Opitmierzielen, die beim Entwurf beachtet werden müssen. Der Ablauf des Entwurfs integrierter Systeme gliedert sich bekanntlich im wesentlichen in Architektursynthese, Logiksynthese und Layoutsynthese. Die Layoutsynthese wiederum umfaßt das Plazieren und das Verdrahten. Einer der wichtigsten Schritte der Layoutsynthese ist die Plazierung. In diesem Schritt werden die Zellen auf dem Träger unter Berücksichtigung von Nebenbedingungen angeordnet. Dadurch werden die Wesentlichen Qualitätsmerkmale des Entwurfs festgelegt. So wird das Zeitverhalten einer integrierten Schaltung in zunehmendem Maße von den Leitungslaufzeiten auf dem Chip bestimmt. Die Minimierung der Leitungslaufzeiten und der Chipfläche, sowie eine möglichst gleichmäßige Verdrahtungsdichte sind die vorrangigen Ziele beim Plazieren.

• DFG-Verfahren: Sachbeihilfen
• Beteiligte Person: Professor Dr.-Ing. Frank M. Johannes