DRAMaOS: DRAM-aware OS

• Antragsteller: Professor Dr.-Ing. Matthias Jung; Professor Dr.-Ing. Daniel Lohmann
• Fachliche Zuordnung: Sicherheit und Verlässlichkeit, Betriebs-, Kommunikations- und verteilte Systeme ; Rechnerarchitektur, eingebettete und massiv parallele Systeme
• Förderung: Förderung seit 2025
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 567410490

Der Hauptspeicher eines Rechensystems ist wohl die grundlegendste Art von Speicher, den das Betriebssystem (BS) für Benutzerprozesse, das IO-Subsystem und den Kernel selbst verwalten muss. Die Speicherseite ist zur Einheit für alle Verwendungen von Hauptspeichers geworden, und selbst der Zugriff auf Festplattendateien wird vom Kernel über seitenbasierte Speicherabbildungen realisiert. Diese Gleichbehandlung von Speicheranforderungen auf Seitenrahmen-Granularität war zentral für die Eleganz des Mach-Speichermodells und ist immer noch die Grundlage der Speichersubsysteme in allen modernen Betriebssystemen. Auf der Hardwareseite wird der Hauptspeicher meist als DRAM bereitgestellt, bei dem Fortschritte in der Hardwaredichte den Aufbau von Systemen mit TiB Hauptspeicher ermöglicht haben. Intern verwenden moderne DRAM-Subsysteme komplexe Topologien mit mehreren Kanälen oder Pseudokanälen, die den Speicher und seine Zugriffe auf Ranks, Bankgruppen, Bänke und Zeilen verteilen, um damit nichtfunktionale Eigenschaften wie Zugriffslatenz und Durchsatz, Energieverbrauch, Robustheit und Sicherheit zu verbessern. Ein modernes DRAM-System ist hochgradig hierarchisch aufgebaut und Zugriffe auf verschiedene Adressen können sich unterschiedlich verhalten. In gewissem Sinne kann modernes DRAM als ein eigenständiges (kleines) heterogenes Speichersystem (HMS) betrachtet werden. Zukünftige Standards wie LPDDR6, DDR6 oder HBM4 bieten noch mehr Funktionen, um die Verwendung bezüglich (konkurriernder) nichtfunktionaler Eigenschaften zu optimieren. Neue Trends, wie CXL.mem und Processing-in-Memory (PIM), fügen der DRAM-Hierarchie weitere Dimensionen hinzu. Bislang bleiben jedoch wesentliche Teile dieser Hierarchie und deren Eigenschaften dem Betriebssystem (BS) hinter dem Speichercontroller (SC) verborgen. Es würden sich jedoch erhebliche Optimierungsmöglichkeiten ergeben, wenn das BS ein tieferes Verständnis für die DRAM-Struktur hätte und der SC stärker auf die Anforderungen des Betriebssystems abgestimmt wäre. Letzterer benötigt bereits detaillierte Kenntnisse der internen DRAM-Hierarchie, um korrekt zu funktionieren, und ist damit ideal positioniert, um dem BS zusätzliche Metadaten über das Speichersystem zur Verfügung zu stellen. Darüber hinaus könnte das BS auch häufige Verwaltungsaufgaben, wie das Nullen oder Kopieren von Speichersseiten, an den Controller auslagern. In DRAMaOS untersuchen wir die Schnittstelle zwischen BS und SC von beiden Seiten. Wir erforschen das Potenzial eines BS-SC-Codesign-Ansatzes zur Verbesserung der nicht-funktionalen Eigenschaften (z. B. Energieverbrauch) DRAM-intensiver Systeme durch anpassbare DRAM-sensitive BS-Strategien und BS-sensitive MC-Funktionalität.

• DFG-Verfahren: Schwerpunktprogramme
• Teilprojekt zu: SPP 2377: Disruptive Hauptspeichertechnologien