Methoden der Selbstreparatur für Logik-Baugruppen und Verbindungsstrukturen in Nano-Technologien (SELNA)

• Antragsteller: Professor Dr.-Ing. Heinrich Theodor Vierhaus
• Fachliche Zuordnung: Rechnerarchitektur, eingebettete und massiv parallele Systeme
• Förderung: Förderung von 2007 bis 2011
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 63403581

Die Entwicklung der Halbeiter-Technologie hat sich seit 1970 nach einer exponentiellen Wachstumskurve vollzogen, die als „Moores’ Law“ berühmt geworden ist. Mit der Reduzierung der Strukturgrößen auf Abmessungen von weniger als 100 nm treten jedoch neue Grenzen der Entwicklung auf. Probleme, potenzielle Lösungen und der potenzielle Stand der Entwicklung sind in der jährlich aktualisierten „ITRS - Road Map“ der Halbleiter-Industrie beschrieben. Dazu gehören auf der einen Seite Probleme der Lithographie, da die minimalen Strukturgrößen inzwischen kleiner als die Wellenlänge des zur Abbildung der Masken auf die Wafer verwendeten UV-Lichtes ist. Dieses Problem scheint durch die Kombination von Vorabkorrekturen der Masken-Strukturen zur Berücksichtung der Abbildungsfehler behebbar. Zur nachträglichen Optimierung der Ausbeuten werden diagnostischen Testverfahren für den Fertigungstest benötigt, die derzeit mit Hochdruck entwickelt werden und z. T. schon im Einsatz sind. Der zweite Problembereich ergibt sich aus statistischen Schwankungen der Eigenschaften von Bauelementen wie Transistoren. Diese enthalten im Kanalbereich nur noch eine so geringe Zahl von Atomen, dass unvermeidbare Schwankungen der Verteilung von Dotieratomen zu Schwankungen kritischer Bauelement-Parameter wie der Schwellenspannungen von MOS- Transistoren führen. Damit wird sich für Nanoelektronik-Schaltungen ein Anteil von Transistoren ergeben, die außerhalb der zulässigen elektrischen Spezifikation liegen. Um trotzdem noch zu wettbewerbsfähigen Ausbeuten der Fertigung zu kommen, wird es notwendig, nicht funktionierende Bauelemente oder Baugruppen bereits beim Fertigungstest zu finden und durch redundant vorhandene Ressourcen zu ersetzen. Solche Techniken werden bei Speicher-Bausteinen bereits mit Erfolg eingesetzt. Sie werden allerdings nach der ITRS-Roadmap auch spätestens ab 2012 auch für Logik benötigt. Eine passende Technologie zur eingebauten Selbstreparatur (Built-in Self Repair-BISR) steht bis 2012 bedingt, danach (für höhere Fehlerdichten) noch gar nicht zur Verfügung. Sie soll hier in wesentlichen Teilen entwickelt werden. Nanoelektronik-Schaltungen sind darüber hinaus sowohl anfällig gegenüber transienten Fehlereffekten z. B. durch radioaktive Strahlung (ohne bleibende Defekte) als auch gegenüber Spätausfällen einzelner Bauelemente und Verbindungsstrukturen durch Stress-Effekte. Wir gehen deshalb davon aus, dass die ohnehin benötigte Redundanz zum Ausgleich von Fertigungsfehlern auch dazu dienen soll, im Anwendungsfeld ausfallende Bauelemente zu ersetzen.Eine Technologie der „eingebetteten“ Selbstreparatur ist für Speicher und, in Ansätzen, für regulär aufgebaute Logik vorhanden, nicht jedoch für irreguläre Strukturen und für Verbindungsnetze. Nach ersten eigenen Vorarbeiten und maßgeblichen Experten-Urteilen besteht hier der Bedarf an neuen Schaltungsarchitekturen einerseits und an neuen Algorithmen andererseits, um zu wirtschaftlich sinnvollen Lösungen zu kommen. Das hier beantragte Vorhaben konzentriert sich auf Informatik- nahe Probleme und Lösungen und behandelt keine eigentlichen Aspekte der Halbleiter-Technologie.

• DFG-Verfahren: Sachbeihilfen