IC-Testsystem - Schaltkreissystem
Zusammenfassung der Projektergebnisse
In den letzten Jahren wurden im Rahmen von Forschungskooperationen mit externen Partnern zahlreiche Projekte auf dem Gerät bearbeitet. Das Spektrum dieser Projekte erstreckte sich dabei von anfangs kleinen Testaufbauten bis hin zu komplexen Testumgebungen. Im folgenden werden einige dieser Projekte sowie deren Zusammenhang mit dem Gerät kurz vorgestellt. 1.) Testeines Flash-Speichers: Dieses Projekt befasste sich mit dem Test eines Flash-Speichers unter Einsatz des D10 Testers. Zum Test eines Flash-Speichers sind viele verschiede Testmuster notwendig, um die einzelnen Flash Zellen auf ihre korrekte Funktion zu prüfen. Als Beispiele für solche Testmuster können das Beschreiben aller Zellen mit „0", „1" oder einer wechselnden Sequenz von „0" und „1" genannt werden. Für kleinere Speicher werden diese Testmuster als Abfolge so genannter Vektoren in einer ASCII-Datei abgespeichert. Da beim Test von großen Flash-Speichern eine Vielzahl dieser Pattern notwendig ist, nehmen diese recht schnell eine große Menge an Speicherplatz ein. Außerdem werden die Testmuster durch ihre Komplexität sehr schnell unübersichtlich und fehleranfällig. Bei diesem Projekt wurde untersucht, wie eine speziellen Funktion des Testers, die so genannte „Automatic Pattern Generation" (APG), beim Test von Flash-Speichern zum Einsatz kommen kann. APG-Pattern bieten sich immer dann an, wenn Pattern aus einer definierten Abfolge von Testmustern bestehen. Dies ist im Fall des Flash-Tests zum Beispiel ein zu inkrementierender Adresszähler, der die einzelnen Speicherzellen adressiert. In den APG-Pattern wird mit einer entsprechenden Syntax lediglich der Algorithmus für das Testmuster beschrieben. Die eigentliche Generierung der Testdaten wird dann zur Laufzeit vom Tester realisiert. Somit ist es auch möglich, komplexe Testpattern übersichtlich zu erstellen und zu verarbeiten. 2.) Digital programmierbare Kapazität: Bestandteil dieses Projektes war der Test einer digital programmierbaren Kapazität. Dieser Schaltkreis kann beispielsweise eingesetzt werden, um Taktoszillatoren zu trimmen. Die Herausforderung in diesem Projekt bestand darin, dass Kapazitäten im Picofarad Bereich gemessen werden mussten, was in solchen Umgebungen normalerweise nicht möglich ist. Der experimentelle Ansatz bestand in der Integration eines zusätzlichen IC in die Testumgebung, der in der Lage ist, Kapazitäten in diesem kleinen Bereich genau zu messen. Es handelt sich dabei um einen kapazitiven Analog-Digital-Umsetzer (CADC). Neben dem Test des Prüflings musste in diesem Testprogramm auch die Kommunikation mit dem CADC realisiert werden. Die Messwerte wurden als 16-Bit breiter Digitalwert an den Tester übertragen und entsprechend ausgewertet. 3.) Test eines Pixelarrays: Aktuell wird mit dem D10 Tester ein Projekt bearbeitet, bei dem es um das Prüfen eines Schaltkreises mit großem Pixelarray geht. Das zu prüfende Array besitzt ca. 5 Megapixel, wobei jeder Pixelwert durch einen 13 bit ADC-Wert repräsentiert wird. Die Daten werden aus dem Prüfling über eine 32 bit LVDS-Datenleitung ausgegeben. Ein komplettes Abbild des Pixelarrays ist ca. 80 MB groß. Allein diese Datenmengen übersteigen die Möglichkeiten heutiger Tester. Zudem werden die Daten über ein 200 MHz Interface zur Verfügung gestellt, das mit aktuellen Testermodellen nicht realisierbar ist Um den Test dennoch durchführen zu können, sollte untersucht werden, ob die bestehenden Probleme durch Integration eines zu entwickelnden FPGA-Moduls in die Testumgebung zwischen Prüfling und Tester gelöst werden können. Für diese Untersuchungen wurde exemplarisch ein FPGA-Modul entwickelt, das in der Lage ist, die großen Datenmengen zu empfangen und im ersten Schritt in einem DDR3-RAM abzulegen. Anschließend erfolgt im FPGA durch entsprechende Logik eine Vorverarbeitung sowie Komprimierung der Daten. Die Kontrolle über diese Vorgänge wird vom Tester mit einem entsprechenden Testprogramm übernommen. Über das Testprogramm wird das FPGA mit entsprechenden Kommandos gesteuert. Anschließend werden die Testergebnisse zum Tester übertragen und ausgewertet. Dabei sind die Datenmengen etwa um den Faktor 20 kleiner als die Rohdaten des Pixelarrays. Bis zum Ende des Projekts soll untersucht werden, inwieweit mit einem solchen Setup die Verarbeitung der Testdaten in einem angemessenem zeitlichen Rahmen möglich ist Zudem sollen generell Erfahrungen zum Einsatz von FPGA in Testumgebungen gesammelt werden. 4) MEMS-Charakterisierung: Im InHouse-Projekt „MEMS-Charakterisierung" erfolgte die Bestimmung der Übertragungscharakteristik eines mikromechanischen Beschleunigungsaufnehmers. Hierfür entwarf die Professur Schaltkreis- und Systementwurf eine Transimpedanzschaltung und fertigte den Aufbau als Prototyp. Mit dieser konnte der MEMS-Aufnehmer direkt mit dem Tester elektrisch verbunden und ausgewertet werden. Zum weiteren Systemaufbau gehörte ein vom Tester angesteuerter Schwingtisch, welcher harmonische Schwingungen und andere Signalformen in das MEMS-DUT (device under test) einprägt. Durch die gezielte Verkopplung der Auswertung und der Anregung des Sensors entstand ein automatisches MEMS-Testsystem für den Mixed-Signal-Bereich.
Projektbezogene Publikationen (Auswahl)
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Ethernet Based In-Service Reconfiguration of SoCs in Telecommunication Networks. Voros, N.; Rosti, A.; Hübner, M. (Eds.): Dynamic System Reconfiguration in Heterogeneous Platforms - The MORPHEUS Approach. Springer Verlag, 2009, ISBN 978-90-481-2427-5, pp 195-203
Markert, E.; Goller, S.; Pross, U.; Schneider, A.; Knäblein, J.; Heinkel, U.
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An In-band Reconfigurable Network Node based on a heterogeneous Platform. Conference on Design and Architectures for Signal and Image Processing (DASIP), 26.-28. Oktober 2010, Edinburgh, Schottland, ISBN 978-1-4244-8734-9
Markert, E.; Billich, E.; Tischendorf, C.; Proß, U.; Leibelt, T.; Knäblein, J.; Schneider, A.; Heinkel, U.
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Integration von Konfigurationsmechanismen für Xilinx-FPGA in das Linux-OS. 13. Workshop "Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen", 22.-24. Februar 2010, Fraunhofer IIS, EAS Dresden, Tagungsband zum Workshop pp. 237-246, Fraunhofer Verlag, ISBN 978-3-8396-0103-7
Kriesten, D.; Heinkel, U.; Schneider, J.
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Expedient Usage of Wakeup Receivers in Wireless Network Applications. 2011 Proceedings of the Ninth Workshop on Intelligent Solutions in Embedded Systems, WISES 2011, 07. Juli 2011, Regensburg, ISBN: 978-3-00-033401-6, pp. 27-31
Paulo, R.; Johansson, A.; Kriesten, D.; Heinkel, U.
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FPGA-Accelerated Exploration of Monte Carlo Simulations Using High-Level Design Methodology. DATE 2011 Workshop "Design Methods and Tools for FPGA-Based Acceleration of Scientific Computing", 18. März 2011, Grenoble, Frankreich
Rößler, M.; Froß, D.; Langer, J.; Heinkel, U.
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Multi-Level Synthesis on the Example of a Particle Filter. Southern Conference on Programmable Logic, Cordoba, Argentinien, 13. bis 15. April 2011
Langer, J.; Froß, D.; Billich, E.; Rößler, M.; Heinkel, U.
