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Entwurf von adaptierbaren Prozessoren anhand Erweiterungen statischerKompilierungstechniken durch dynamische Rekonfiguration.
Antragstellerin
Dr.-Ing. Madhura Purnaprajna
Fachliche Zuordnung
Elektronische Halbleiter, Bauelemente und Schaltungen, Integrierte Systeme, Sensorik, Theoretische Elektrotechnik
Förderung
Förderung von 2010 bis 2013
Projektkennung
Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 181562711
Der Entwurf eines Prozessors für eine gegebene Anwendung beinhaltet zwei unterschiedliche Phasen. Die erste Phase identifiziert die rechenintensiven Teile der Anwendung, um die zentralen Bestandteile des Prozessors zu bestimmen. In der nächsten Phase wird die Anwendung für den gegebenen Prozessor kompiliert. Da jede Anwendung unterschiedliche Leistungs- und Rechenanforderungen hat, ergeben sich Variationen in beiden Phasen in Abhängigkeit der Art der Anwendung. Infolgedessen ist die Adaptierbarkeit bezüglich anwendungsspezifischen Anforderungen in beiden Phasen äußerst wichtig. Diese Zwei-Phasen-Adaptierbarkeit ist in heutigen Methoden nicht vorhanden. Viel mehr besitzen die Prozessorarchitekturen eine vorgegebene Anordnung und verwenden statische Kompilierungsverfahren. In dem Forschungsvorhaben schlagen wir eine dynamisch anpassbare Architektur vor, welche durch einen anpassbaren Kompilierungsablauf gesteuert wird. Der gesamte Prozess ist anwendungsgetrieben, indem statische Kompilierung durch dynamische Architektur-Rekonfiguration ergänzt wird. Ein Rückkopplungsmechanismus ermöglicht Veränderungen der Architektur und des Kompilierungsprozesses.
DFG-Verfahren
Forschungsstipendien
Internationaler Bezug
Schweiz
Gastgeber
Professor Dr. Paolo Ienne