Statistische Fehleranalyse nanoelektronischer digitaler CMOS-Komponenten auf der elektrischen Ebene unter Berücksichtigung von Parameterschwankungen

• Antragsteller: Professor Dr.-Ing. Bernd Straube
• Fachliche Zuordnung: Elektronische Halbleiter, Bauelemente und Schaltungen, Integrierte Systeme, Sensorik, Theoretische Elektrotechnik
• Förderung: Förderung von 2006 bis 2014
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 22319970

• Erstellungsjahr: 2008

Zusammenfassung der Projektergebnisse

Im Bereich der Modellierung nanoelektronischer Defekte und Fehlererscheinungen konzentrierten sich die Untersuchungen in Übereinstimmung mit den Partnern des Gesamtprojektes „RealTest“ im Wesentlichen auf die elektrische Wirkung von Strahlungsteilchentreffern. Strahlungsteilchentreffer erzeugen durch Ionisation im Siliziumhalbleiter Elektronen-Loch-Paare. Diese werden durch die vorhandenen elektrischen Felder getrennt und erzeugen einen Stromfluss. Durch diesen Stromfluss werden Kapazitäten in der nanoelektronischen Schaltung umgeladen, wodurch eine zeitlich begrenzte Spannungsschwankung auftritt, die als ’single event transient’ (SET) bezeichnet wird. In Abhängigkeit von der Amplitude und der Dauer kann sich diese Spannungsschwankung über eine zeitliche Änderung des logischen Pegels des betroffenen Gatters durch die Schaltung fortpflanzen und in einem Speicherelement einen falschen Wert (’single event upset’, SEU) erzeugen. Im Rahmen der Projektarbeiten wurde ein neues elektrisches SET-Fehlermodell entwickelt, das im Gegensatz zu dem in der Literatur angegebenen Modell auch die sich verändernde Spannung am pn-Übergang berücksichtigt. Damit bildet das neue Modell das elektrische Verhalten besser ab. In gemeinsam mit Partnern des Gesamtprojektes „RealTest“ durchgeführten Untersuchungen zeigte es sich, dass bei dem neuen elektrischen SET-Fehlermodell wegen der wesentlich längeren Wirkungsdauer der SET-Spannungsschwankung im Vergleich zum bisher verwendeten Fehlermodell fast doppelt so häufig SEUs auftreten und somit die bisherigen Ergebnisse zu optimistisch waren. Mit den im Projekt entwickelten Methoden zur elektrischen Fehleranalyse können in digitalen CMOS-Komponenten die Wirkungen nanoelektronischer Defekte technologienäher oder/und layoutnäher analysiert werden. Aus den Ergebnissen solcher Fehleranalysen für eine digitale Komponente lassen sich Maßnahmen zur Verbesserung der Testbarkeit von schwer testbaren elektrischen Fehlern ableiten, indem schon auf der elektrischen, d. h. auf der Transistorebene, entsprechende schaltungstechnische Veränderungen erfolgen können. Ein weiterer Gesichtspunkt sind die durch die Analyse erhalten Hinweise an den Entwerfer, an welchen Stellen das Layout verändert werden sollte, damit Defekte an diesen Orten keine Fehlerwirkungen in der Schaltung bewirken. Auf der Gatterebene können sich dadurch die Schaltungsmodifikationen zur Verbesserung der Testbarkeit oder für die Fehlertoleranz vereinfachen. Ein anderer Aspekt ist die Abbildung der Wirkungen der elektrischen Fehler auf die Gatterebene. Hier können die (nun logischen) Fehler mit geeigneten neuen Testverfahren getestet oder mit neuen Methoden der Fehlertoleranz unwirksam gemacht werden. Ebenso lässt sich für eine Reihe von Schaltungskomponenten die Wirkung eines (neuentwickelten) digitalen Fehlertoleranzkonzeptes unmittelbar auf der elektrischen Ebene analysieren. Mit den entwickelten Methoden wurden Schaltungen der Partner des Gesamtprojektes „Real- Test“ und anderer Kooperationspartner analysiert.

Projektbezogene Publikationen (Auswahl)

• "DFG Projekt RealTest - Test und Zuverlässigkeit nanoelektronischer Systeme (DFG-Project RealTest - Test and Reliability of Nano-Electronic Systems)". it - Information Technology, Vol. 48, No. 5, 2006, pp. 304-311
  B. Becker, I. Polian, S. Hellebrand, B. Straube, and H.-J. Wunderlich
  
• “A Network Theoretical Approach to Analog DC-Fault Diagnosis“. 12th Int. Mixed-Signal Testing Workshop, Edinburgh, UK, June, 2006
  M. Claus, T. Coym, A. Reibiger, and B. Straube
  
• “Embedded Self Repair by Transistor and Gate Level Reconfiguration – Possibilities and Limitations“. 9th IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems (DDECS06), Prague, April 2006
  R. Kothe, H. T. Vierhaus, T. Coym, W. Vermeiren, and B. Straube
  
• “Fault Diagnosis of Analog Integrated Circuits Using an Analog Fault Simulator“. 12th Int. Mixed-Signal Testing Workshop, Edinburgh, UK, June, 2006
  B. Straube, W. Vermeiren, M. Lindig, T. Coym, L. Grobelny, and A. Lerch
  
• “Kennlinienmethode zur DC-Fehlerdiagnose integrierter Analogschaltungen“. 9. ITG/GMM-Fachtagung Entwicklung von Analogschaltungen mit CAE-Methoden (Analog’06), Dresden, September 2006
  M. Claus, T. Coym, A. Reibiger, and B. Straube
  
• “Verification-Oriented Behavioral Modeling of Non-Linear Analog Parts of Mixed-Signal Circuits“. Forum on Specification & Design Languages FDL’06, Darmstadt, September 2006
  M. Freibothe, J. Döge, T. Coym, S. Ludwig, B. Straube und E. Kock
  
• "A Refined Electrical Model for Particle Strikes and its Impact on SEU Prediction". Proceedings International Symposium on Defect and Fault Tolerance in VLSI Systems (DFT'07), Rome, Italy, September 2007, pp. 50-58
  S. Hellebrand, Christian G. Zoellin, H.-J. Wunderlich, S. Ludwig, T. Coym, and B. Straube
  
• "Testing and Monitoring Nanoscale Systems - Challenges and Strategies for Advanced Quality Assurance". Informacije MIDEM, Vol. 37, No. 4(124), Ljubljana, December 2007, pp. 212-219
  S. Hellebrand, Christian G. Zoellin, H.-J. Wunderlich, S. Ludwig, T. Coym, and B. Straube
  
• "Testing and Monitoring Nanoscale Systems - Challenges and Strategies for Advanced Quality Assurance". Proceedings MIDEM 2007 - International Conference on Microelectronics, Devices and Materials and the Workshop on Electronic Testing, Bled, Slovenia, September 2007, pp. 3-10
  S. Hellebrand, Christian G. Zoellin, H.-J. Wunderlich, S. Ludwig, T. Coym, and B. Straube
  
• “A Defect Oriented Circuit Simulation Approach Applied to D-RAM Designs“. 1. GMM/GI/ITG-Fachtagung Zuverlässigkeit und Entwurf, München, März 2007, pp. 177-178
  M. Versen, J. Kneževic, S. M. Montoya, W. Vermeiren, T. Coym, and B. Straube
  
• “Layout-Oriented Fault Analysis for DRAM Design Components“. 13th Int. Mixed-Signal Testing Workshop, Povoa de Varzim, Portugal, June, 2007
  M. Versen, J. Kneževic, S. M. Montoya, W. Vermeiren, T. Coym, and B. Straube
  
• “Test und Zuverlässigkeit nanoelektronischer Systeme”. Tagungsband der GMM/GI/ITG-Fachtagung Zuverlässigkeit und Entwurf (ZuD'07), München, Deutschland, 26-28 März 2007, pp. 139-140
  B. Becker, I. Polian, S. Hellebrand, B. Straube, H.-J. Wunderlich
  
• “Ein verfeinertes elektrisches Modell für Teilchentreffer und dessen Auswirkung auf die Bewertung der Schaltungsempfindlichkeit“. 20. GI/ITG/GMM Workshop Testmethoden und Zuverlässigkeit von Schaltungen und Systemen, Wien, Februar 2008
  T. Coym, S. Hellebrand, S. Ludwig, B. Straube, H.-J. Wunderlich und C. Zoellin
  
• “Fehleranalyse für DRAM Teilschaltungen durch Extraktion von Layout Parasitics“. ANALOG’08, 10. GMM/ITG-Fachtagung, Siegen, April 2008
  M. Versen, J. Kneževic, S. M. Montoya, T. Coym, W. Vermeiren und B. Straube
  
• “Implementation of DC-Fault Diagnosis Networks in Standard Circuit Simulators“. ANALOG’08, 10. GMM/ITG-Fachtagung, Siegen, April 2008
  T. Coym, M. Claus