Erkennung und adaptive Priorisierung von semi-statischen Datenströmen und von Verkehrsstrommustern in Network-on-Chips
Zusammenfassung der Projektergebnisse
Dieser Antrag behandelt die Entwicklung und Implementierung von Routing-Methoden und –Architekturen zur Priorisierung semi-statischer Datenströme in on-Chip Kommunikationsnetzwerken. Dazu wird ausgenutzt, dass konsekutive Pakete in semi-statischen Datenströmen in Routern zu identischen Routingentscheidungen führen, sodass Teile der Routing-Pipeline umgangen werden können. Dafür wurde eine Methode entwickelt, die eine adaptive Priorisierung von semi-statischen Datenströmen mittels Standardpfaden im Router ermöglicht. Diese Methode wurde auf Basis einer umfassenden Analyse kritischer Netzwerkzustände gefunden, die bei der Priorisierung semi-statischer Datenströme auftreten können. Während der Beschleunigung von Datenströmen wird proaktiv zu einem Ausgang geroutet. Die Methode ist deterministisch, nicht-spekulativ mit lokalen und autonomen Entscheidungen, behält die übliche Netzwerklast bei und führt dazu, dass nicht-priorisierte Verbindungen nicht benachteiligt werden. Im Netzwerk entstehen so virtuelle Punkt-zu-Punkt Verbindungen, die sich über mehrere Router erstrecken und auch überlappende Datenströme beschleunigen. Die Methode wurde in Simulationen verifiziert und verschiedenen Benchmarks unterzogen. Dazu wurde eine Simulationsumgebung entwickelt, die eine flexible Entwurfsraumexploration ermöglicht. Für synthetische Verkehrsmuster sind die Ergebnisse durchwachsen, da die Methode nicht immer eine Beschleunigung vorweisen kann. Für realistische Datenstrommuster zeigt die Methode in PARSEC-Benchmarks eine Beschleunigung des Netzwerks um 4,8% bis 12,2%. Dieses war zu erwarten, da nur diese Benchmarks die in NoCs typischen Muster mit semi-statischen Datenströmen aufweisen. Des Weiteren wurde auf Basis einer aktuellen Architektur eines Standard-NoC-Routers die entwickelte Methode implementiert. Die in Simulationen gemessenen Ergebnisse zur Performanz des Systems konnten mittels eines hier entwickelten FPGA-Benchmarksystems reproduziert werden. Dabei zeigte sich, dass die Mehrkosten für die Implementierung der Methode teilweise dadurch reduziert werden können, dass der Router bei kleineren Puffer-Tiefen eine höhere Performanz aufweist.
Projektbezogene Publikationen (Auswahl)
- “A cycle-accurate Network-on-Chip simulator with support for abstract task graph modeling,” 2014 International Symposium on System-on-Chip (SoC), Tampere, 2014, pp. 1-6
J. M. Joseph and T. Pionteck
(Siehe online unter https://dx.doi.org/10.1109/ISSOC.2014.6972440) - “A simulation environment for design space exploration for asymmetric 3D-Network-on-Chip,” 2016 11th International Symposium on Reconfigurable Communication-centric Systems-on-Chip (ReCoSoC), Tallinn, 2016, pp. 1-8
J. M. Joseph, S. Wrieden, C. Blochwitz, A. García-Oritz and T. Pionteck
(Siehe online unter https://dx.doi.org/10.1109/ReCoSoC.2016.7533908) - “Adaptive allocation of default router paths in Network-on-Chips for latency reduction,” 2016 International Conference on High Performance Computing & Simulation (HPCS), Innsbruck, 2016, pp. 140-147
J. M. Joseph, C. Blochwitz and T. Pionteck
(Siehe online unter https://dx.doi.org/10.1109/HPCSim.2016.7568328) - “Area and power savings via asymmetric organization of buffers in 3D-NoCs for heterogeneous 3D-SoCs,” Microprocessors and Microsystems, Volume 48, February 2017, Pages 36-47, ISSN 0141-9331
J. M. Joseph, C. Blochwitz, A. García-Ortiz, and T. Pionteck
(Siehe online unter https://doi.org/10.1016/j.micpro.2016.09.011)
