Highest-Linearity Nyquist Rate SAR ADCs in nm-CMOS - NanoSAR

• Antragsteller: Professor Dr.-Ing. Maurits Ortmanns
• Fachliche Zuordnung: Elektronische Halbleiter, Bauelemente und Schaltungen, Integrierte Systeme, Sensorik, Theoretische Elektrotechnik
• Förderung: Förderung von 2014 bis 2021
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 245868713

Für zahlreiche Sensorschnittstellen im Multiplexbetrieb wie z.B. bei vielkanaligen biomedizinischen Sensorarrays, werden Nyquist-Raten Analog-Digital-Wandler (ADCs) mit hoher Auflösung benötigt, wobei für Anwendungen wie der digitalen Lock-In-Detekion höchste Linearität von vorrangiger Bedeutung ist. Während ADCs nach dem Prinzip der sukzessiven Approximation (SAR-ADC) für ihre hervorragende Energieeffizienz insbesondere bei Nutzung nanoskaliger CMOS-Technologien bekannt sind, zeigen sie dabei aber begrenzte effektive Auflösungen und nur niedrige bis mittlere Linearität, wenn nicht Techniken werden verwendet (Überabtastung, Rauschformung, usw.), die wiederum eine Nyquist-Raten Betriebsweise verhindern. Der Stand der Technik für hochauflösende ADC wird deshalb auch von überabgetasteten und rauschformenden Umsetzern (insbesondere Sigma-Delta Modulatoren) dominiert, die aber nicht multiplexbar sind. In der ersten Phase des hier beantragen Projekts wurde eine neue Architektur untersucht, die einen intrinsisch linearen Sigma-Delta (SD)-DAC in einen SAR-ADC kombinierte, um die Flächen- und Linearitäts-dominierenden kapazitiven DACs (CDAC) zu vermeiden. Für den Nyquist-Ratenbetrieb wurde der SD-DAC inkrementell betrieben. Es wurde dann eine bevorzugte Implementierung weiter untersucht, in welcher der DAC funktionell in einen groben CDAC aufgeteilt ist, der auch als Abtastkondensator dient, und einen intrinsisch linearen inkrementalen SD (I-SD) DAC für die feine Auflösung. Das Ergebnis war ein SAR ADC in 40nm CMOS, welcher die höchste jemals berichtete Linearität und gleichzeitig eine überlegene Energieeffizienz auf kleinster Fläche erreicht hat. In der zweiten Projektphase liegt die Motivation zugrunde, weitere Verbesserungen auf struktureller Ebene zu etablieren, damit der I-SD DAC + SAR-ADC mit viel höherer Geschwindigkeit arbeiten kann. Daher wird die Aufteilung des groben CDAC und des feinen I-SD DAC weiter analysiert, und es wird auch evaluiert, ob der I-SD DAC letztlich nur als Kalibriermaschine verwendet werden kann; alternativ wird eine wesentlich schnellere Betriebsgeschwindigkeit des I-SD DAC angestrebt.Darüber hinaus wird der neue Hybrid-Komparator, der auf einer VCO-basierten Struktur fußt, sowohl durch Modellierung seines Phasenrauschens als äquivalentes eingangsbezogenes Amplitudenrauschen des Komparators verbessert, und zweitens durch die Analyse, ob ein multibit-Betrieb verwendet werden kann, und zwar durch Extrahieren der Phasendifferenz als mehrwertige und nicht als binäre Entscheidung. Da diese Arbeiten im Bereich der analogen Schaltungstechnik liegen, ist eine Schaltungsimplementierung notwendig, um die innovativen Strukturen gegenüber der Community der Schaltungsdesigner als überlegen zu beweisen. Daher wird das finale Konzept in einer 40nm CMOS-Technologie implementiert und als Prototyp gefertigt.

• DFG-Verfahren: Sachbeihilfen