Optimale Kondensatorschaltalgorithmen für Analog-Digital-Wandler (ADC) nach dem sukzessivem Approximationsverfahren (SAR)
Zusammenfassung der Projektergebnisse
Moderne Techniken zur Verbesserung der Energieeffizienz von Analog-Digital-Wandlern (SAR ADC) sind sehr vielfältig. Die meisten von ihnen konzentrieren sich auf die Reihenfolge der Kondensatorumschaltung zusammen mit spezifischen Verbindungen im Digital-Analog-Wandler (DAC) mit geschalteten Kondensatoren im Rückkopplungspfad. Diese Methoden besitzen Nachteile, hinsichtlich zusätzlichem Energieverlust beim Zurücksetzen, der Notwendigkeit, präzise Spannungsgeneratoren zu verwenden, die zusätzlichen Strom verbrauchen, oder der Gleichtakt-Offset-Schwankung während des Umwandlungszyklus, die die Komplexität des Komparators erhöht. Die Eingangskapazität ist ein weiterer Faktor, der eine wichtige Rolle für die Leistungsbilanz auf Systemebene spielt, aber oft unberücksichtigt bleibt. Ziel dieses DFG-Forschungsprojekts war die Optimierung der Energieeffizienz von SAR-ADCs unter Berücksichtigung der oben genannten Faktoren. Neben der Optimierung wurden auch weitere Architekturverbesserungen mit untersucht. In Anbetracht der spezifischen SAR-ADC-Bausteine, wie z.B. Switched-Capacitor-DAC, erscheint die Idee interessant, das Schaltverfahren selbst und nicht die Struktur und Ordnung zu verbessern. Durch die optimale Aufladung wird die zum Aufladen eines Kondensators erforderliche Energie erheblich reduziert: um den Faktor 2 für einen einzelnen Kondensator und bis zu 66 % bei Anwendung auf die 10-Bit-DAC-Matrix. Da diese Methode nicht von der Schaltreihenfolge und den Verbindungen des DAC abhängt, kann sie außerdem zusammen mit den bestehenden Verbesserungstechniken eingesetzt werden, um den Stromverbrauch weiter zu senken. Der optimal ladende 10bit 1Ms/s SAR ADC wurde auf einem Chip in UMC 65nm Technologie implementiert. Die hergestellten Prototypen sind voll funktionsfähig und haben eine ENOB von 9,2 und eine Walden FOM von 25fJ/conv. Der Stromverbrauch ist jedoch höher als erwartet. Der Grund dafür scheint eher in der Implementierung als im Konzept zu liegen. Nichtsdestotrotz wurden während des Entwurfsprozesses auch einige konzeptionelle Feinheiten gefunden. Die zusätzlichen Schaltungen, die für die optimale Aufladung erforderlich sind, führen zu einem zusätzlichen Energieverbrauch. Daher ist die Anwendung dieser Technik nur gerechtfertigt, wenn die Energieeinsparungen beim DAC-Schalten höher sind als der zusätzliche Stromverbrauch. Dies ist z.B. der Fall, wenn eine digitale Zellbibliothek mit geringem Stromverbrauch zur Verfügung steht oder wenn die DAC-Auflösung mehr als 10 Bit beträgt und die DAC-Matrix nicht optimal ausgelegt ist. In diesen Fällen ist es wahrscheinlich, dass der Stromverbrauch des digitalen Teils nur einen kleinen Teil des Gesamtbudgets ausmacht und die eingesparte Schaltenergie die eingeführten Verluste übersteigt. Während des Projekts wurden auch mehrere neue Architekturen entworfen und simuliert. Zwei rauschformende SAR-ADC-Architekturen, die eine höhere Genauigkeit erreichen, indem sie das Rauschen auf die rechte Seite des Spektrums verlagern, ein Pipeline-SAR-ADC mit passiver Ladungsteilung und reduzierter Abtastkapazität, der SAR-ADC mit DAC-Trennung, der die Schaltenergie zusammen mit der Abtastkapazität erheblich reduziert, und die Flying-Capacitor-Abtasttechnik, die auf eine Reduzierung der Abtastkapazität abzielt.
Projektbezogene Publikationen (Auswahl)
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Flying-Capacitor Bottom-Plate Sampling Scheme for Low-Power High-Resolution SAR ADCs, 2018 IEEE Nordic Circuits and Systems Conference (NORCAS): NORCHIP and International Symposium of System-on-Chip (SoC), 2018, pp. 1-4
D. Osipov & S. Paul
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First Order Fully Passive Noise-Shaping SAR ADC Architecture with NTF Zero close to One. 2019 17th IEEE International New Circuits and Systems Conference (NEWCAS) (2019, 6), 1-4. American Geophysical Union (AGU).
Osipov, Dmitry; Gusev, Aleksandr & Paul, Steffen
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Multi-step capacitor switching scheme for low-power SAR ADC. 2019 17th IEEE International New Circuits and Systems Conference (NEWCAS) (2019, 6), 1-4. American Geophysical Union (AGU).
Gusev, Aleksandr; Osipov, Dmitry & Paul, Steffen
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SAR ADC Architecture with Fully Passive Noise Shaping. 2019 IEEE 31st International Conference on Microelectronics (MIEL) (2019, 9), 219-222. American Geophysical Union (AGU).
Osipov, D.; Gusev, A.; Shumikhin, V. & Paul, St.
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Two-Step Pipeline SAR ADC with passive Charge Sharing between Cascades. 2019 IEEE Nordic Circuits and Systems Conference (NORCAS): NORCHIP and International Symposium of System-on-Chip (SoC) (2019, 10), 8138-8143. American Geophysical Union (AGU).
Osipov, Dmitry; Gusev, Aleksandr; Paul, Steffen & Shumikhin, Vitaly
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An Energy Efficient SAR ADC Architecture with DAC Separation. 2020 18th IEEE International New Circuits and Systems Conference (NEWCAS) (2020, 6), 118-121. American Geophysical Union (AGU).
Gusev, Aleksandr; Osipov, Dmitry & Paul, Steffen
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Noise shaping in SAR ADC. Facta universitatis - series: Electronics and Energetics, 33(1), 15-26.
Osipov, Dmitry; Gusev, Aleksandr; Shumikhin, Vitaly & Paul, Steffen
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By Design Correction of Capacitors Mismatch in SAR ADC with Split Capacitor DAC. 2021 IEEE 32nd International Conference on Microelectronics (MIEL) (2021, 9, 12), 209-212. American Geophysical Union (AGU).
Osipov, D.; Guscv, A. & Paul, S.
