Entwurfsautomation für rekonfigurierbare Transistoren

• Antragsteller: Professor Dr. Akash Kumar
• Fachliche Zuordnung: Rechnerarchitektur, eingebettete und massiv parallele Systeme
• Förderung: Förderung seit 2022
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 500109949

Bisher profitierte CMOS davon, dass Schaltungsstrukturen verkleinert werden konnten. Daher konnten Performancegewinne allein schon über die Technologie erzielt werden, ohne den Schaltungsentwurf anpassen zu müssen. Wir kommen dem maximalen Energieverbrauch je Chipfläche mit CMOS-Skalierungen immer näher, sodass das Management der Abwärme immer wichtiger wird und auch Dark Silicon-Mechanismen, also das Abschalten bestimmter Schaltungsteile, eingesetzt werden müssen, um die gewünschte Performance und die Vielseitigkeit eines Systems zu gewährleisten.In diesem Projekt untersuchen wir die Möglichkeiten, rekonfigurierbare Transistoren einzusetzen, um im Schaltungsentwurf eine höhere funktionale Dichte bei beherrschbarer Abwärme zu erreichen. Dazu nutzen wir neben der Rekonfigurierbarkeit auf Transistor-Ebene neueEigenschaften wie mehrere Gates pro Transistor. Wir verfolgen einen Ansatz, welcher auf probabilistischem Model checking basiert, um eine neue Standardzellen-Bibliothek zu entwerfen. Dazu werden wir den Model checker erweitern, sodass wir damit neue Zellen entwerfen und verifizieren können. Um die Genauigkeit unserer Modelle zu prüfen und diese mit Erfahrungen aus Laborimplementierung abzugleichen, wird diese Arbeit in enger Zusammenarbeit mit der Nanomaterialforschung geschehen.Die neue Standardzellen-Bibliothek wird nicht nur CMOS Zellen enthalten, sondern auch neue komplexere Funktionen, welche einekomplexere Design-Partitionierung erfordern, weshalb diesem Aspekt besondere Aufmerksamkeit gewidmet wird.Darüberhinaus nehmen wir den Logik-Synthese-Flow in den Blick. Mit einem unmodifizierten EDA-Flow werden wir erste Resultateerzielen können. Aber wir erwarten, dass das volle Potential der neuen Bibliothek erst mit der Erweiterung des Technology mapping auf den Einbezug von Rekonfiguration und komplexen Gates, zum Tragen kommen wird.Außerdem werden wir ein umfangreiches Test und Benchmarking Framework entwickeln. Damit können wir nicht nur unseren Fortschritt im Vergleich zur Standard CMOS Technologie überprüfen, sondern auch, inwieweit die Veränderungen der Bibliothek und Synthese-Algorithmen eine Performance-Steigerung bringen.Der Antragsteller besitzt umfassende Kenntnisse und Forschungserfahrung im Entwurf von rekonfigurierbaren Architekturen. Er hat Routing-Strategien für FPGA-basierte Systeme entscheidend verbessert und auch eine Lösung für das Problem des Floorplanning von Laufzeit-rekonfigurierbaren Systemen vorgeschlagen, die die Auslastung der darunterliegenden FPGA-Strukturen verbessern. Die Forschungsinteressen des Antragstellers umfassen auch den Entwurf von Mapping- und Planungs-Algorithmen für rekonfigurierbare Systeme. Viele seiner Arbeiten wurden auf Top-Konferenzen wie der DAC, DATE und ICCAD veröffentlicht. Wir erwarten deshalb auch in Zukunft Publikation von hoher Wahrnehmung in der Forschergemeinde.

• DFG-Verfahren: Sachbeihilfen