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Projekt
Verzögerungszeit optimierende Partitionsierung auf heterogene Field Programmable Gate-Array (FPGA) Boards unter Berücksichtigung harter Zeitbedingungen
Antragsteller
Professor Dr.-Ing. Erich Barke
Fachliche Zuordnung
Rechnerarchitektur, eingebettete und massiv parallele Systeme
Förderung
Förderung von 1996 bis 2001
Projektkennung
Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 5275448
Im Rahmen des beantragten Forschungsvorhaben soll das Problem der Partitionierung von digitalen integrierten Schaltungen auf Boards mit heterogenen programmierbaren Bausteinen unter Vorgabe harter Zeitbedingungen untersucht werden. Dabei soll neben den Vorteilen der einzelnen Bausteinfamilien und einer damit verbundenen Bausteinauswahl auch die programmierbare Verbindungsstruktur auf Boardebene zur zeitoptimierten Aufteilung einer Schaltung herangezogen werden. Durch eine hierarchische, signalflußorientierte Vorgehensweise soll eine entwurfsnahe Schaltungspartitionierung entworfen werden, deren Zielfunktion hauptsächlich auf Laufzeitoptimierung ausgerichtet ist. Dazu ist es notwendig, während der Partitionierung aufgrund von Informationen über die einzelnen Bausteinfamilien und Boardarchitekturen, Machbarkeitsanalysen und Laufzeitvorhersagen durchführen zu können. Die Partitionierung auf programmierbare Bausteine stellt sich als ein stark pin-limitiertes Problem dar, so daß neben der Verwendung unterschiedlicher Bausteine und einer angepaßten Zielfunktion auch freien Kapazitäten der Bausteine zur Zeitoptimierung durch Replikation von Schaltungselementen oder durch Umschaltung der Logik mittels Multiplexer herangezogen werden können... Die am IMS im Rahmen dieses Projektes entwickelte Partitionierungs- und Mapping-Umgebung PuMA bietet sich als ideales Backend-Tool für die HL-Synthese an, da in diesem Tool erstmalig die Schritte Partitionierung, Abbildung, Floorplanning und Plazierung geschlossen bearbeitet werden.
DFG-Verfahren
Schwerpunktprogramme
