Modellierung und technologische Co-Optimierung der Oxid-Silizium Grenzfläche für kryogene Anwendungen von MOSFETs

• Antragsteller: Professor Dr.-Ing. Christoph Jungemann; Professor Dr. Joachim Knoch
• Fachliche Zuordnung: Elektronische Halbleiter, Bauelemente und Schaltungen, Integrierte Systeme, Sensorik, Theoretische Elektrotechnik
• Förderung: Förderung seit 2026
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 572684796

Halbleiter Spin-Qubits sind vielversprechend für die Realisierung von Quantencomputern, erfordern aber sehr niedrige Temperaturen und eine komplexe Steuerelektronik. Bei wenigen Qubits ist eine Raumtemperatur-Steuerelektronik ausreichend, aber bei Hunderten oder mehr Qubits muss die Steuerelektronik im Kryostat untergebracht werden, was einen Betrieb der Steuerelektronik bei 4,2 K oder darunter bedingt. Daher sind für den Entwurf kryogener Schaltungen genaue Simulationsmodelle erforderlich, was zu dem erneuten Interesse an der Charakterisierung und Modellierung des Elektronen- und Lochtransports in Si-MOSFETs bei kryogenen Temperaturen geführt hat. Da die Kühlleistung bei tiefen Temperaturen sehr begrenzt ist, muss die Wärmeabgabe der Steuerelektronik so gering wie möglich sein, was durch den Betrieb der Steuerelektronik im Unterschwellenbereich der MOSFETs erreicht werden kann. Im Unterschwellenbereich hängt der Strom exponentiell von Änderungen der Gatespannung ab, gekennzeichnet durch die Unterschwellensteigung, die bei 300 K proportional zur Temperatur ist. Durch Senkung der Temperatur kann die Unterschwellensteigung und damit die Leistungsaufnahme verringert werden. Bei 4,2 K sollte die Unterschwellensteigung 0,84 mV/dec betragen, aber es zeigt sich, dass Band-Tailing zu einer Sättigung der Unterschwellensteigung bei kryogenen Temperaturen führt. Band-Tailing ist auf Unordnung an der Grenzfläche zwischen Oxid und Silizium zurückzuführen. Für die weitere Optimierung von kryogenen MOSFETs ist daher ein besseres Verständnis der Oxid/Halbleiter-Grenzfläche erforderlich. Während experimentelle und modelltechnische Arbeiten oft unabhängig voneinander durchgeführt werden, zielen wir in diesem Projekt auf eine Ko-Optimierung von Modellierung und Technologie ab. Das bedeutet, dass die Auswahl der experimentellen Bauelemente, ihre Dimensionierung, die verwendeten Herstellungsprozesse sowie die Messungen von den Projektpartnern gemeinsam entworfen werden, um sicherzustellen, dass die experimentellen Daten den Anforderungen an eine angemessene Modellentwicklung und -verifizierung entsprechen. Wir werden MOS-Kondensatoren, MOSFETs und Hall-Barren auf demselben Chip herstellen, um Unterschwellensteigung, Band-Tailing, Störstellendichte an der Grenzfläche und die Niederfeld-Driftmobilität von Elektronen und Löchern im Kanal der MOSFETs zu untersuchen. Dies wird für verschiedene Gate-Stacks durchgeführt, um die Auswirkungen der Unordnung an der MOS-Grenzfläche auf den elektronischen Transport im An-/Aus-Zustand der Bauelemente zu untersuchen. Darüber hinaus werden wir Bulk-MOSFETs mit unterschiedlichen Dotierungskonzentrationen sowie SOI-Transistoren herstellen und eine umfassende Modellierung einschließlich des Messverfahrens durchführen. Die Ergebnisse der Modellierung werden verwendet, um die beobachteten Phänomene zu erklären und die nächste Generation von Bauelementen zu optimieren, deren experimentelle Daten zur Modellverfeinerung verwendet werden.

• DFG-Verfahren: Sachbeihilfen